JPS6297354A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6297354A JPS6297354A JP23835385A JP23835385A JPS6297354A JP S6297354 A JPS6297354 A JP S6297354A JP 23835385 A JP23835385 A JP 23835385A JP 23835385 A JP23835385 A JP 23835385A JP S6297354 A JPS6297354 A JP S6297354A
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- Japan
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- oxide film
- nitride
- film
- semiconductor substrate
- nitride film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野］
本発明は半導体装置の製造方法に関する。
［従来の技術］
従来、例えばＬＳＩ上の素子間の分離を行う素子分離技
術として、Ｌ ＯＧ ＯＳ （ＬｏｃａｌｉｚｅｄＯｘ
ｉｄａｔｉｏｎ ｏｆ Ｓ １ｌｉｃｏｎ）法が広く用
いられティる。第２図（ａ）、 （ｂ）及び（Ｃ）は、
従来のＬＯＣＯ８法を用いた半導体装置の製造工程を示
す半導体素子の縦断面図である。
術として、Ｌ ＯＧ ＯＳ （ＬｏｃａｌｉｚｅｄＯｘ
ｉｄａｔｉｏｎ ｏｆ Ｓ １ｌｉｃｏｎ）法が広く用
いられティる。第２図（ａ）、 （ｂ）及び（Ｃ）は、
従来のＬＯＣＯ８法を用いた半導体装置の製造工程を示
す半導体素子の縦断面図である。
まず、第２図（ａ）において、半導体基板ｌの主表面上
に酸化膜２を形成し、次いで、例えば減圧ＣＶ Ｉ）法
を用いてシリコン窒化膜３を形成した後、第２図（ｂ）
において、上記シリコン窒化膜３をマスクとして半導体
基板ｌの表面全面上を酸化処理を施す。これにより、第
２図（ｂ）に示すように、上記酸化処理により半導体基
板ｌの表面層であって、上記酸化膜２及びシリコン窒化
膜３が形成されていない半導体基板！の主表面層以外の
部分にシリコン窒化膜３より厚いフィールド酸化膜４が
形成されるとともに、シリコン窒化膜３と酸化膜２が形
成されている半導体基板ｌの主表面層部分が酸化処理に
より浸食され、半導体基板Ｉの厚さが薄くなるようにへ
こむ。次いで、第２図（Ｃ）において、上記窒化膜３及
び酸化膜２をそれぞれ除去した後、基板ｌの主表面に半
導体素子を形成し、半導体装置を製造する。
に酸化膜２を形成し、次いで、例えば減圧ＣＶ Ｉ）法
を用いてシリコン窒化膜３を形成した後、第２図（ｂ）
において、上記シリコン窒化膜３をマスクとして半導体
基板ｌの表面全面上を酸化処理を施す。これにより、第
２図（ｂ）に示すように、上記酸化処理により半導体基
板ｌの表面層であって、上記酸化膜２及びシリコン窒化
膜３が形成されていない半導体基板！の主表面層以外の
部分にシリコン窒化膜３より厚いフィールド酸化膜４が
形成されるとともに、シリコン窒化膜３と酸化膜２が形
成されている半導体基板ｌの主表面層部分が酸化処理に
より浸食され、半導体基板Ｉの厚さが薄くなるようにへ
こむ。次いで、第２図（Ｃ）において、上記窒化膜３及
び酸化膜２をそれぞれ除去した後、基板ｌの主表面に半
導体素子を形成し、半導体装置を製造する。
［発明が解決しようとする問題点コ
第２図（ｂ）で示した窒化膜３を形成するエツチング処
理においては、通常、ドライエツチング装置を用いるが
、該装置を使用した場合、半導体基板ｌの主表面上に形
成されている酸化膜２と窒化膜３に対するエツチング処
理の選択比を高くとれないため、さらに、半導体基板ｌ
をもエツチング処理で損傷してしまう恐れがあった。ま
た、この損傷により、半導体基板１に形成された素子に
おいてリーク電流が生じる恐れがあった。従って、従来
、上記のフィールド酸化膜５の形成前にあらかじめ例え
ばケミカル・エツチング等の処理で上述の損傷部を取り
除く必要があった。
理においては、通常、ドライエツチング装置を用いるが
、該装置を使用した場合、半導体基板ｌの主表面上に形
成されている酸化膜２と窒化膜３に対するエツチング処
理の選択比を高くとれないため、さらに、半導体基板ｌ
をもエツチング処理で損傷してしまう恐れがあった。ま
た、この損傷により、半導体基板１に形成された素子に
おいてリーク電流が生じる恐れがあった。従って、従来
、上記のフィールド酸化膜５の形成前にあらかじめ例え
ばケミカル・エツチング等の処理で上述の損傷部を取り
除く必要があった。
［発明の目的］
本発明の目的は、上述のフィールド酸化膜５の形成前に
行うドライエツチングによる損傷部を取り除くケミカル
・エツチング等の工程が不要であって、リーク電流が生
じない良好な電気的特性を有する素子分離のための半導
体装置の製造方法を提供することにある。
行うドライエツチングによる損傷部を取り除くケミカル
・エツチング等の工程が不要であって、リーク電流が生
じない良好な電気的特性を有する素子分離のための半導
体装置の製造方法を提供することにある。
［発明の構成］
本発明は、半導体基板上に酸化膜を形成する工程と、上
記酸化膜に対するエツチング処理の選択比が異なる少な
くとも２層の窒化膜を上記酸化膜上に被着する工程と、
上記半導体素子が形成される半導体基板の主表面以外の
上記窒化膜をエツチング処理により除去する工程と、上
記窒化膜が除去された半導体基板の表面層に酸化処理に
よりフィールド酸化膜を形成する工程を含むことを特徴
とする。
記酸化膜に対するエツチング処理の選択比が異なる少な
くとも２層の窒化膜を上記酸化膜上に被着する工程と、
上記半導体素子が形成される半導体基板の主表面以外の
上記窒化膜をエツチング処理により除去する工程と、上
記窒化膜が除去された半導体基板の表面層に酸化処理に
よりフィールド酸化膜を形成する工程を含むことを特徴
とする。
［実施例］
第１図（ａ）、 （ｂ）、 （ｃ）、 （ｄ）、 （ｅ
）及び（ｒ）は、本発明の一実施例である素子分離のた
めの半導体装置の製造工程を示す半導体素子の縦断面図
である。
）及び（ｒ）は、本発明の一実施例である素子分離のた
めの半導体装置の製造工程を示す半導体素子の縦断面図
である。
まず、第１図（ａ）において、半導体基板ｌの上表面全
面上に酸化膜２を形成した後、第１図（ｂ）において、
例えばプラズマＣＶＤ法によって上記酸化膜２の上表面
全面上に第１の窒化膜３を被着する。さらに、第１図（
Ｃ）において、上記第１の窒化膜３の上表面全面上に上
記第１の窒化膜３よりら厚さが薄い第２の窒化膜４を、
例えば減圧ＣＶＤ法によって被着する。
面上に酸化膜２を形成した後、第１図（ｂ）において、
例えばプラズマＣＶＤ法によって上記酸化膜２の上表面
全面上に第１の窒化膜３を被着する。さらに、第１図（
Ｃ）において、上記第１の窒化膜３の上表面全面上に上
記第１の窒化膜３よりら厚さが薄い第２の窒化膜４を、
例えば減圧ＣＶＤ法によって被着する。
次いで、第１図（ｄ）に示すように、半導体基板ｌ上に
形成された酸化膜２、第１の窒化膜３及び薄い第２の窒
化膜４のうち、窒化膜３及び４の素子が形成される半導
体基板ｌの主表面上以外の部分をドライエツチング法に
より除去して、パターンニングの処理を行う。さらに、
第１図（ｅ）において、上記窒化膜３及び４が除去され
、酸化膜２が露出している部分の酸化膜２を除去すると
ともに、従来のＬＯＣＯ９法と同様に、酸化処理により
半導体基板ｌの表面層であって、上記窒化膜３及び４が
除去された半導体基板ｌの主表面層以外の部分に第１の
窒化膜３より厚いフィールド酸化膜５が形成される。こ
れにより、酸化膜２と窒化膜３，４が形成されている半
導体基板ｌの主表面層部分が酸化処理により浸食され、
半導体基板ｌの厚さが薄くなるようにへこむ。さらに、
第１図（ｆ）において、上記酸化膜２と窒化膜３．４を
それぞれ除去した後、基板Ｉの主表面に所望の半導体素
子を形成し半導体装置を製造する。
形成された酸化膜２、第１の窒化膜３及び薄い第２の窒
化膜４のうち、窒化膜３及び４の素子が形成される半導
体基板ｌの主表面上以外の部分をドライエツチング法に
より除去して、パターンニングの処理を行う。さらに、
第１図（ｅ）において、上記窒化膜３及び４が除去され
、酸化膜２が露出している部分の酸化膜２を除去すると
ともに、従来のＬＯＣＯ９法と同様に、酸化処理により
半導体基板ｌの表面層であって、上記窒化膜３及び４が
除去された半導体基板ｌの主表面層以外の部分に第１の
窒化膜３より厚いフィールド酸化膜５が形成される。こ
れにより、酸化膜２と窒化膜３，４が形成されている半
導体基板ｌの主表面層部分が酸化処理により浸食され、
半導体基板ｌの厚さが薄くなるようにへこむ。さらに、
第１図（ｆ）において、上記酸化膜２と窒化膜３．４を
それぞれ除去した後、基板Ｉの主表面に所望の半導体素
子を形成し半導体装置を製造する。
以上の実施例において、プラズマＣＶＤ法により形成さ
れた第１の窒化膜３の酸化膜２に対するエツチング処理
の選択比が、減圧ＣＶＤ法により形成された第２の窒化
膜４の酸化膜２に対するエツチング処理の選択比が４倍
以上になるため、ドライエツチング工程におけるエツチ
ング処理の終点制御が容易である。従って、プラズマＣ
ＶＤ法を用いて酸化膜２上に形成される第１の窒化膜３
と、減圧ＣＶＤ法を用いて上記第１の窒化膜３上に形成
される第２の窒化膜４の２層の窒化膜を形成しているた
め、窒化膜３，４のパターンニング処理において、半導
体基板ｌまで損傷が生じないという利点がある。
れた第１の窒化膜３の酸化膜２に対するエツチング処理
の選択比が、減圧ＣＶＤ法により形成された第２の窒化
膜４の酸化膜２に対するエツチング処理の選択比が４倍
以上になるため、ドライエツチング工程におけるエツチ
ング処理の終点制御が容易である。従って、プラズマＣ
ＶＤ法を用いて酸化膜２上に形成される第１の窒化膜３
と、減圧ＣＶＤ法を用いて上記第１の窒化膜３上に形成
される第２の窒化膜４の２層の窒化膜を形成しているた
め、窒化膜３，４のパターンニング処理において、半導
体基板ｌまで損傷が生じないという利点がある。
また、酸化膜２上に、２層の窒化膜３．４を形成してい
るが、３層以上の上述のように酸化膜２に対するエツチ
ング処理の選択比が異なる又は膜厚が異なる窒化膜を形
成してもよい。
るが、３層以上の上述のように酸化膜２に対するエツチ
ング処理の選択比が異なる又は膜厚が異なる窒化膜を形
成してもよい。
［発明の効果］
以上詳述したように、本発明によれば、酸化膜上に少な
くとも２層の窒化膜を形成したので、エツヂング工程に
おける半導体基板への損傷を防止することができ、従来
技術におけるフィールド酸化膜の形成前に行うケミカル
・エツチング等の半導体基板の損傷を取り除く工程が不
要になり、リーク電流が生じない半導体素子の電気的特
性を実現できる。また、基板上に素子を形成する前に行
う窒化膜を除去する工程もドライエツチング処理のみで
行えるという利点がある。
くとも２層の窒化膜を形成したので、エツヂング工程に
おける半導体基板への損傷を防止することができ、従来
技術におけるフィールド酸化膜の形成前に行うケミカル
・エツチング等の半導体基板の損傷を取り除く工程が不
要になり、リーク電流が生じない半導体素子の電気的特
性を実現できる。また、基板上に素子を形成する前に行
う窒化膜を除去する工程もドライエツチング処理のみで
行えるという利点がある。
第１図（ａ）、第１図（ｂ）、第１図（Ｃ）、第１図（
ｄ）。 第１図（ｅ）及び第１図（ｒ）は本発明の一実施例であ
る素子分離のだめの半導体装置の製造工程を示す半導体
素子の縦断面図、第２図（ａ）、第２図（ｂ）及び第２
図（Ｃ）は従来のＬＯＣＯＳ法による素子分離のための
半導体装置の製造工程を示す半導体素子の縦断面図であ
る。 １・・・半導体基板、 ２・・・酸化膜、３．４・
・・窒化膜、 ５・・・フィールド酸化膜。
ｄ）。 第１図（ｅ）及び第１図（ｒ）は本発明の一実施例であ
る素子分離のだめの半導体装置の製造工程を示す半導体
素子の縦断面図、第２図（ａ）、第２図（ｂ）及び第２
図（Ｃ）は従来のＬＯＣＯＳ法による素子分離のための
半導体装置の製造工程を示す半導体素子の縦断面図であ
る。 １・・・半導体基板、 ２・・・酸化膜、３．４・
・・窒化膜、 ５・・・フィールド酸化膜。
Claims (1)
- （１）半導体基板上に酸化膜を形成する工程と、上記酸
化膜に対するエツチング処理の選択比が異なる少なくと
も２層の窒化膜を上記酸化膜上に被着する工程と、上記
半導体素子が形成される半導体基板の主表面以外の上記
窒化膜をエツチング処理により除去する工程と、上記窒
化膜が除去された半導体基板の表面層に酸化処理により
フイールド酸化膜を形成する工程を含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23835385A JPS6297354A (ja) | 1985-10-23 | 1985-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23835385A JPS6297354A (ja) | 1985-10-23 | 1985-10-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6297354A true JPS6297354A (ja) | 1987-05-06 |
Family
ID=17028931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23835385A Pending JPS6297354A (ja) | 1985-10-23 | 1985-10-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6297354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH072755U (ja) * | 1992-01-29 | 1995-01-17 | タイ メリー カンパニー リミテット | ライター |
-
1985
- 1985-10-23 JP JP23835385A patent/JPS6297354A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH072755U (ja) * | 1992-01-29 | 1995-01-17 | タイ メリー カンパニー リミテット | ライター |
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