JPS63313860A - 半導体装置 - Google Patents

半導体装置

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JPS63313860A
JPS63313860A JP15055687A JP15055687A JPS63313860A JP S63313860 A JPS63313860 A JP S63313860A JP 15055687 A JP15055687 A JP 15055687A JP 15055687 A JP15055687 A JP 15055687A JP S63313860 A JPS63313860 A JP S63313860A
Authority
JP
Japan
Prior art keywords
layer
transistor
epitaxial
buried
speed
Prior art date
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Pending
Application number
JP15055687A
Other languages
English (en)
Inventor
Yasutaka Nakasaki
中崎　泰貴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトランジスタを集積化してなる半導体装置の構
造に関する。
〔発明の概要〕
本発明は、エピタキシャル層（エビ層）をもつ基板上に
トランジスタを集積化した半導体装置に於いて、埋め込
み層となる高濃度不純物拡散領域形成とエビ層成長を交
互に複数回行い、実質的にエビ層厚の違う領域を形成し
、　該領域にそれぞれ、該エビ層厚が違うことで特徴付
けられるトランジスタをそれぞれ構成したことを特徴と
する半導体装置である。
〔従来の技術〕
従来のエビ層をもつ基板は通常第１図に示すように、１
０１の半導体基板、１０２の埋め込み拡散層、１０３の
エビ層がなっており、エビ層厚は基板全面にわたって一
定゛であった。
〔発明が解決しようとする問題点〕
従来技術のようにエビ厚一定の時には、例えば薄いエビ
層を必要とする高速トランジスタと、厚いエビ層を必要
とする高耐圧トランジスタを同一装置上に構成するには
かなり無理があった。そこで最近第２図のように基板２
０１上に２０２の溝ヲ設ケ、エビ層成長させることで部
分的にエビ層厚を変えたものも提案されているが、溝側
面のエビ層成長が結晶性を悪くするため現実的ではなさ
そうである。いずれにしても現在まで、このように相反
する構造上の問題を解決して、それぞれのトランジスタ
の性能を犠牲にせず実現したものはなく、本発明は、新
構造により、かかる問題点を解決するものである。
〔問題点を解決するための手段〕
本発明は、埋め込み層となる高濃度不純物領域形成とエ
ビ成長を交互に複数回行うことで得ることのできる、部
分的にエビ厚の違う基板上にトランジスタを構成するも
のである。
〔実施例〕
本発明の実施例を第８図に示す。
３０１の基板上に、３０２の埋め込み拡散層があり、そ
の上には、エビ層３０４または別の埋め込み層３０３が
あり、更にその上部に別のエビ層３０５が位置する。３
０５のエビ層領域中に３０６の高速バイポーラトランジ
スタ及び３０７の高耐圧バイポーラトランジスタが構成
される。このように３０６の高速トランジスタの位置す
る部分のエビ厚は薄くなっているため、コレクタ抵抗が
低減でき、より高速性が実現できる。これに対して３０
７の高耐圧トランジスタ部のエビ厚は厚くなっており、
所望の耐圧を得ることが可能である。
またこの構造は、第４図、第５図かられかるように容易
に実現できる。　第４図は、通常の埋め込み拡散工程及
びエビ層成長をしたもので、その後第４図のように４０
１の２回目の埋め込み拡散工程及び４０２の２回目エビ
層成長をしたものである。　４０１の埋め込み層と、そ
の下の埋め込み層は、エビ層厚と熱工程をコントロール
することで、必要に応じて接触さ・ぜることもできるし
離すこともできる。
〔発明の効果〕
以上述べたごとく、本構造は、エビ厚の違いにより特徴
付けられるトランジスタを、実施例の例のように、容易
に実現でき、高性能の半導体装置を提供できる。
【図面の簡単な説明】
第１図は従来の半導体エビ基板を示す断面図。 第２図は従来の別の半導体エビ基板を示す断面図。 第３図は本発明の実施例を示す断面図。 第４図は本発明を実現するための工程断面図。 第５図は本発明を実現するための工程断面図。 １０１・・・半導体基板 １０２・・・埋め込み不純物拡散層 １０３・・・エビ層 ２０１・・・半導体基板 ２０２・・・溝 ２０３・・・エビ層 ３０１・・・半導体基板 ３０２・・・埋め込み不純物拡散層 ３０３・・・２回目の埋め込み不純物拡散層３０４・・
・エビ層 ３０５・・・２回目のエビ層 ３０６・・・高速バイポーラトランジスタ３０７・・・
高耐圧バイポーラトランジスタ４０１・・・半導体基板 ４０２・・・埋め込み不純物拡散層 ４０３・・・エビ層 ５０１・・・２回目の埋め込み不純物拡散層５０２・・
・２回目のエビ層 以　　上 出願人　セイコーエプソン株式会社 第１田 第Ｚ因 第３０

Claims (1)

    【特許請求の範囲】
  1. エピタキシャル成長層をもつ基板上にトランジスタを集
    積化して構成される半導体装置に於いて一部分のトラン
    ジスタの下には、高濃度の不純物拡散による埋め込み層
    が、積層した形で複数の層が、位置してなることを特徴
    とする半導体装置。
JP15055687A 1987-06-17 1987-06-17 半導体装置 Pending JPS63313860A (ja)

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JP15055687A JPS63313860A (ja) 1987-06-17 1987-06-17 半導体装置

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095355A (en) * 1986-12-01 1992-03-10 Mitsubishi Denki Kabushiki Kaisha Bipolar cross-coupled memory cells having improved immunity to soft errors
WO2001075974A1 (en) * 2000-03-30 2001-10-11 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing same
KR100563162B1 (ko) * 1997-12-25 2006-06-21 소니 가부시끼 가이샤 반도체장치및그제조방법
US8003475B2 (en) 2002-10-28 2011-08-23 Infineon Technologies Ag Method for fabricating a transistor structure

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