JPS6243543B2 - - Google Patents

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JPS6243543B2
JPS6243543B2 JP3505680A JP3505680A JPS6243543B2 JP S6243543 B2 JPS6243543 B2 JP S6243543B2 JP 3505680 A JP3505680 A JP 3505680A JP 3505680 A JP3505680 A JP 3505680A JP S6243543 B2 JPS6243543 B2 JP S6243543B2
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JP
Japan
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conductivity type
region
type
layer
opposite conductivity
Prior art date
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Expired
Application number
JP3505680A
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English (en)
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JPS56131942A (en
Inventor
Yoshinobu Monma
Tadashi Kirisako
Akira Sato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPS56131942A publication Critical patent/JPS56131942A/ja
Publication of JPS6243543B2 publication Critical patent/JPS6243543B2/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76297Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特に相
補型高耐圧半導体装置の製作に供する半導体基板
の製造方法に関する。
同一半導体基板内にNPN型及びPNP型素子の
双方を含む相補型バイポーラ半導体装置を製作す
るに際し、かねてより誘電体分離法が用いられて
いる。
第1図は誘電体分離法を工程の順に示す要部断
面図であつて、N-型基板を用いた例を示す。
先ず同図aに示すように面方位(100)のN-
シリコン基板1の一主面の所定区域にボロン(B)の
ようなP型不純物をイオン注入法等により選択的
に導入してボロン導入層2を形成する。
次いで同図bに示すように上記導入されたボロ
ン(B)を拡散させ、島状のP型領域2′を形成す
る。
次いで同図cに示すように水酸化カリウム
(KOH)等を用いた異方性エツチングを行なつて
N-型シリコン基板1の一主面を選択的に除去
し、台地状のP型領域3及び台地状N型領域4を
形成する。ここでエツチングする深さは除去され
た凹部の低面が前記P型領域2′の底面より深く
なるようにする。そしてP型領域3表面にボロン
(B)を、N型領域4表面には砒素(As)或は燐
(P)を拡散してP+層5及びN+層6を形成した
後、その表面に二酸化シリコン(SiO2)層7を形
成する。
次いで同図dに示すように上記SiO2層7上に
多結晶シリコン層8を厚く形成する。
次いでシリコン基板1の他の主面9側を研磨し
て除去し、同図eに示すように多結晶シリコン層
8表面にSiO2層7によりそれぞれ絶縁分離され
て島状に形成されたP型領域3′及びN型領域
4′が得られる。なお、第1図eは前記同図a〜
dとは上下を逆にして描いてある。
このようにして得られたシリコン基板10のP
型領域3′及びN型領域4′にそれぞれPNP型素子
及びNPN型素子を形成して相補型半導体装置を
製作するのであるが、高耐圧素子を形成するには
上記P型領域3′及びN型領域4′を深くしかも不
純物濃度を低濃度にしなければならない。
上述の例では拡散法を用いて形成するP型領域
3′を低濃度、かつ深くすることが非常に困難で
あり、従つてかかる従来方法は相補型高耐圧半導
体装置用の誘電体分離基板の製作には適さなかつ
た。
本発面の目的は低濃度、かつ深い島状領域を容
易に形成し得る誘電体分離基板の製造方法を提供
することにある。
本発明の特徴は、一導電型を有する半導体基板
の一主面の所定区域に逆導電型不純物を導入した
後、該半導体基板の一主面上に一導電型を有する
エピタキシヤル成長層を形成する工程と該N型エ
ピタキシヤル層表面の前記所定区域に逆導電型不
純物を導入する工程とを交互に所定回数繰り返し
更に前記導入された逆導電型不純物を拡散させて
前記複数層の逆導電型不純物導入層を一体化せし
め逆導電型島状領域を形成する工程、該逆導電型
島状領域を素子形成領域とすべく他のエピタキシ
ヤル成長層部分を除去して誘電体分離せしめる工
程を含むことにある。
以下本発明を実施例により説明する。
第2図は本発明の一実施例を工程の順に示す要
部断面図であつて、本実施例ではN-型シリコン
基板にP型島状領域を形成する例を掲げて説明す
る。
同図aにおいて面方位(100)のN-型シリコン
基板1の一主面の所定区域にボロン(B)をイオン注
入法を用いて導入しボロン導入層2を形成する。
ピーク濃度としては1×1015〜1×1016cm-3でよ
い。本工程はボロンの導入量を低濃度に精度よく
制御する必要があるためイオン注入法を用いるこ
とが望ましいが、拡散法を用いることも可能であ
る。
次いで同図bに示すようにボロン導入層2を形
成した一主面上にエピタキシヤル成長法により
N-型シリコンエピタキシヤル成長層11を所定
の厚さに例えば15μの厚さに形成する。そして該
エピタキシヤル成長層11表面の前記所定区域、
即ちボロン導入層2真上に当る区域にボロン導入
層2′を形成する。
そしてこのエピタキシヤル成長層を形成する工
程とそのエピタキシヤル成長層の所定区域にボロ
ン(B)を導入する工程とを所望の回数だけ繰り返し
て実施する。本実施例では同図cに示すようにこ
れを2回繰り返し、エピタキシヤル成長層11,
11′及びボロン導入層2′,2″を形成する。
次いで同図dに示すように加熱処理を施こして
導入されたボロン(B)を拡散させて前記ボロン導入
層2,2′,2″を一体化させ、シリコン基板1の
一主面にP型島状領域12を形成する。本実施例
の場合、1250℃で10時間程度の熱処理をすれば導
入層2,2′,2″が低濃度であつても一体とな
り、領域には約38μと厚くすることができる。
このようにして得られたP型島状領域12は既
に明らかなごとく表面から底面までの距離を深い
ものとすることができる。
しかも本実施例においては間隔を置いて積層さ
れた複数層のボロン導入層2,2′,2″を拡散源
として拡散を行なうのでボロン(B)を拡散させる距
離は短かくてよく、従つて拡散に要する時間は短
かくてすみ、また濃度の制御も容易である。
このあとの工程は通常の方法に従つて進めてよ
い。即ち上記P型島状領域12は前述の第1図b
に示す島状のP型領域2′に対応するものである
から、同図c以降の工程を施こすことにより、第
3図に示す低濃度、かつ深いP型領域13及びN
型領域14を有する誘電体分離基板0が得られ、
従つてこれを用いて領域13にPNPトランジス
タ、領域14にはNPNトランジスタを形成する
等、所望の相補型高耐圧半導体装置の製作が可能
となる。
上記一実施例において最上層のボロン導入層
2′は将来島状のP型領域13の最深部のP+層5
となる部分であるから、他のボロン導入層2,
2′よりボロンの注入量を多くしてもよいし、成
長層11′を高抵抗エピタキシヤル層とするとき
はN型領域14形成用に、同様に低濃度イオン注
入または拡散を施していく様にしてもよい。
また本実施例の説明中のP型及びN型をすべて
反対にして本発明を実施することも可能である。
以上説明したごとく本発明の半導体装置の製造
方法によれば低濃度かつ深いP型及びN型の島状
領域を有する誘電体分離基板を容易に製作し得る
ので、相補型高耐圧半導体装置の製造が可能とな
る。
【図面の簡単な説明】
第1図は従来の誘電体分離基板の製造方法を示
す要部断面図、第2図及び第3図は本発明の一実
施例を示す要部断面図である。 1……一動電型半導体基板、2,2′,2″……
逆導電型不純物導入層、7……誘電体層、8……
多結晶シリコン層、10……誘電体分離基板、1
2……逆導電型島状領域、13,14……島状領
域。

Claims (1)

    【特許請求の範囲】
  1. 1 一導電型を有する半導体基板の一主面の所定
    区域に逆導電型不純物を導入した後、該半導体基
    板の一主面上に一導電型を有するエピタキシヤル
    成長層を形成する工程と該エピタキシヤル層表面
    の前記所定区域に逆導電型不純物を導入する工程
    とを交互に所定回数繰り返し、更に前記導入され
    た逆導電型不純物を拡散させて前記複数層の逆導
    電型不純物導入層を一体化せしめ逆導電型島状領
    域を形成する工程、該逆導電型島状領域を素子形
    成領域とすべく他のエピタキシヤル成長層部分を
    除去して誘電体分離せしめる工程を含むことを特
    徴とする半導体装置の製造方法。
JP3505680A 1980-03-19 1980-03-19 Manufacture of semiconductor device Granted JPS56131942A (en)

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JP3505680A JPS56131942A (en) 1980-03-19 1980-03-19 Manufacture of semiconductor device

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