KR0158623B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 반도체 기판에 간격을 둔 매몰층을 형성하고, 매몰층 사이의 기판 위에 절연막 패턴을 형성하고, 그 위에 에피층을 성장함으로써, 매몰층 위의 에피층과 절연막 패턴의 에피층의 두께를 다르게 형성한다. 따라서 에피층의 두께가 두꺼운 영역에는 고전압 트랜지스터를 형성하고, 에피층의 두께가 얇은 영역에는 저전압 트랜지스터를 형성하여, 한 칩상에 고전압 소자와 저전압 소자를 동시에 형성하는 반도체 장치 및 그 제조 방법이다.
Description
제1도는 종래의 반도체 장치의 구조를 도시한 단면도이고,
제2도 내지 제9도는 종래의 반도체 장치의 제조 방법을 그 공정 순서에 따라 도시한 단면도이고,
제10도는 본 발명에 의한 반도체 장치의 구조를 도시한 단면도이고,
제11도 내지 제13도는 본 발명에 의한 반도체 장치의 제조 방법을 그 순서에 따라 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : N+형 매몰층
20 : 산화막 30, 40 : 에피층
50 : 트렌치 격리 영역 H : 고전압 활성 영역
L : 저전압 활성 영역
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는, ELO(epitaxy lateral overgrowth)를 이용하여 고전압 트랜지스터와 저전압 트랜지스터를 동시에 형성하는 반도체 장치의 제조방법에 관한 것이다.
최근에 바이폴라 트랜지스터의 방향이 크게 두 가지로 나타난다.
일반적으로 트랜지스터의 성능을 향상되고 칩의 크기가 줄어듬으로 하여 바이폴라 트랜지스터의 경쟁력이 커졌으나, CMOS 트랜지스터나 BiCMOS 트랜지스터에 비하여 이점이 적어 고속, 또는 고전압 트랜지스터의 방향으로 진행된다. 고속성은 얕은 접합을 형성하여 구현하고, 산업용이나 자동차에 사용하는 고전압 트랜지스터는 에피층의 두께를 두껍게 형성하여 구현한다.
경우에 따라 고전압 바이폴라 트랜지스터, 저전압 바이폴라 트랜지스터, 고전압 CMOS 트랜지스터, 저전압 CMOS 트랜지스터, 고전압 BiCMOS 트랜지스터, 저전압 BiCMOS 트랜지스터를 하나의 칩안에 동시에 형성할 필요가 있으나, 고속의 특성을 갖는 바이폴라 소자와 고집적의 특성을 갖는 CMOS 소자를 동일 칩 상에 구현할 때 상보적인 작용에 의해 성능이 떨어지게 된다.
고성능(high performance), 고집적 BiCMOS를 제조하기 위해 가장 광범위하게 사용되는 기술이 수정된 쌍 웰(modified twin well) BiCMOS 공정이다.
그러면, 첨부한 도면을 참고로 하여 종래의 반도체 장치의 제조방법에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 반도체 장치의 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 반도체 장치는, 반도체 기판(110)에 N+형 매몰층(114)이 서로 간격을 두고 형성되어 있으며, N+형 매몰층(114)을 사이 사이에 P형 매몰층(112)이 형성되어 N+형 매몰층(114)과 서로 접하고 있다.
N+형 매몰층(114) 위에는 N형 웰(115)이 형성되어 있고, P형 매몰층(112)위에는 P형 웰(113)이 형성되어 있으며, N형 웰(115)과 P형 웰(113)은 서로 접하여 있다.
한쪽 N형 웰(115)에는 깊은 N+형 영역(119)이 N+형 매몰층(114)과 맞닿도록 형성되어 있다.
또한, 한쪽 P형 웰(113)에는 깊은 N+형 영역(119)이 그 하단이 P형 매몰층(112)과 맞닿도록 형성되어 있다.
각 웰(115, 113)이 접하는 부분의 기판(110) 표면에는 필드 산화막(126)이 형성되어 각 웰(115, 113)간의 격리를 이루고 있다.
제2도 내지 제9도는 종래의 반도체 장치의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
제2도에서와 같이, P형 반도체 기판(110) 위에 제1 산화막(120)을 형성하고, 질화규소(Si3N4)막(130)을 증착한다. 그리고 P형 매몰층을 형성하기 위하여 사진작업으로 반도체 기판(110) 위에 포토레지스트(150)를 형성하는데 각 포토 레지스트(150) 사이에는 일정한 간격을 두도록 한다. 이어서 반도체 기판(110)에 이온주입을 한다.
제3도에서와 같이, 질화규소막(130)을 식각한 후 포토 레지스트(150)를 제거한 다음 선택적 산화법으로 두꺼운 산화막(121)을 형성함과 동시에 P형 매몰층(112)을 형성한다.
제4도에서와 같이, 질화규소막(130) 및 반도체 기판(110)위의 얇은 제1산화막(120)을 제거한 다음 다시 제2 산화막(122)을 형성시킨 후 그 위에 N+형 매몰층을 형성하기 위한 이온 주입을 한다.
제5도에서와 같이, 확산으로 P형 매몰층(112)의 측면쪽으로 N+형 매몰층(114)을 P형 매몰층(112)과 측면이 서로 접하도록 형성하고, 산화막(121, 122)을 모두 제거하고, 이온을 주입하여 에피층(118)을 형성한다. 그리고, 반도체 기판(110) 표면에 얇은 제3 산화막(123)을 성장시키고 질화규소막(132)을 형성한다. 그 다음으로, 사진작업으로 P형 매몰층(112)이 형성되어 있는 반도체 기판(110)위의 질화규소막(132) 표면에 포토 레지스트(152)패턴을 형성한다.
제6도에서와 같이, 질화규소막(132)을 식각하여 패터닝하고, 기판(110) 전면에 이온을 주입한다.
제7도에서와 같이, 포토 레지스트(152)를 제거하고, 두꺼운 산화막(124)을 형성하면서 동시에 N형 웰(115)을 형성한다. 그 다음 질화규소막(132)을 제거하고, 기판(110)전면에 이온주입을 한다.
제8도에서와 같이, 반도체 기판(110) 표면의 산화막(123, 124)을 모두 제거하고, 다시 얇은 제4산화막(125)을 형성한다. 다음은 반도체 기판(110)에 질화규소막(134)을 증착하고 사진식각법으로 패터닝한다.
제9도에서와 같이, 선택 산화법으로 필드 산화막(126)을 형성한다. 다음, 포토 레지스트(154)와 질화규소막(134)을 제거한다.
그리고, 이후의 사진 및 이온 주입으로 제1도에 도시된 바와 같이 한쪽의 N형 웰(115)과 한쪽의 P형 웰(113)에 깊은 N+형 영역을 형성한다.
이러한 종래의 반도체 장치와 그 제조 방법에서는 필드 산화막으로 각웰 사이가 격리되어 있는 P형 웰안에는 NMOS 소자와 축전기(capacitor)를 형성하고, N형 웰 안에는 PMOS 소자와 바이폴라 소자를 형성하여 고성능, 고집적 BiCMOS가 형성된다.
그러나, 이러한 종래의 반도체 장치와 그 제조 방법에서는 측면이서로 접하는 P형의 매몰층과 N형의 매몰층이 일직선상에 형성되어 있고, 그 위로 에피층이 형성되고, 에피층에 주입된 이온이 확산되어 각 웰이 형성되기 때문에 각 매몰층 위에 형성되어 있는 각 웰의 두께가 동일하게 형성된다. 따라서 각 웰에 형성되는 소자는 비슷한 전압에서 구동되어 고전압에서 구동되는 소자와 저전압에서 구동되는 소자를 같은 칩 상에 구현할 수 없다는 문제점이 있다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 같은 칩상에 고전압 구동 소자와 저전압 구동 소자를 형성하는데 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 장치는,
제1 도전형의 반도체 기판,
반도체 기판에 서로 간격을 두고 형성되어 있는 제2 도전형의 매몰층,
매몰층 사이의 반도체 기판 위에 형성되어 있는 절연막 패턴,
매몰층과 절연막 패턴 위에 형성되어 있으며, 절연막 패턴의 양단에 형성되어 있는 트렌치 격리 영역으로 다수의 영역으로 분리되어 있는 제2 도전형의 반도체층을 포함하고 있다.
또한 본 발명에 의한 반도체 장치의 제조 방법은,
제1 도전형의 반도체 기판 위에 절연막을 형성하고, 사진식각하여 절연막을 패터닝하는 제1단계,
반도체 기판에 제2 도전형의 이온을 주입하고 확산시켜 매몰층을 형성하는 제2 단계,
제1 에피택셜법으로 매몰층과 절연막 패턴 위에 반도체층을 형성하고, 폴리싱하는 제3 단계,
제2 에피택셜법으로 반도체층을 성장시키는 제4단계,
제2 도전형의 반도체층을 식각하여 절연막 패턴의 양 단에, 제2 도전형의 반도체층을 다수의 영역으로 분리하는 트렌치 격리 영역을 형성하는 제5단계를 포함하고 있다.
본 발명에 따른 이러한 반도체 장치 및 그 제조 방법에서는 반도체 기판에 간격을 둔 매몰층을 형성하고, 매몰층 사이의 기판 위에 절연막 패턴을 형성하고, 그 위에 에피층을 성장함으로써, 매몰층 위의 에피층과 절연막 패턴의 에피층의 두께를 다르게 형성한다. 따라서 에피층의 두께가 두꺼운 영역에는 고전압 트랜지스터를 형성하고, 에피층의 두께가 얇은 영역에는 저전압 트랜지스터를 형성하여, 한 칩 상에 고전압 소자와 저전압 소자를 동시에 형성하게 된다.
그러면, 첨부한 도면을 참고로 하여 본 발명에 따른 반도체 장치 및 그 제조 방법의 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제10도는 본 발명에 의한 반도체 장치의 구조를 도시한 단면도이다.
제10도에 도시한 바와 같이 본 발명의 실시예에 따른 반도체 장치에는, P형 반도체 기판(10)에 N+형 매몰층(12)이 서로 간격을 두고 형성되어 있고, 매몰층 사이(12)의 반도체 기판(10) 상층부에는 산화막패턴(20)이 형성되어 있으며 매몰층(12)과 산화막 패턴(20) 위로 에피층(40)이 형성되어 있다. 산화막 패턴(20) 양 단 위에는 트렌치 격리 영역(50)이 형성되어 있어 에피층(40)을 분리하여 고전압 활성 영역(H)과 저전압 활성 영역(L)으로 나누고 있다.
제11도 내지 제13도는 본 발명에 의한 반도체 장치의 제조 방법을 그 순서에 따라 도시한 단면도이다.
제11도에 도시한 바와 같이, P형 반도체 기판(10) 위에 0.4∼0.5㎛정도의 두께로 산화막을 형성하고 사진식각하여 산화막 패턴(20)을 형성한다. 산화막이 식각되어 노출된 반도체 기판에 비소나 인과 같은 N형 이온을 고농도로 주입한다. 이때의 이온 주입 농도는 1∼5E15ion/㎠이다.
제12도에 도시한 바와 같이, 온도 1100∼1200℃의 온도 조건에서 주입한 이온을 확산시켜 N+형 매몰층(12)을 형성하고, 매몰층(12)과 산화막 패턴(20)위에 ELO(exitaxial lateral overgrowth)에피택셜 성장과 제2 에피택셜 성장으로 에피층(40)을 형성한다.
이 때, 에피층(40)은 1차의 에피택셜 성장으로 0.5∼1.5㎛의 두께로 형성하고 표면의 평탄화를 위하여 폴리싱을 한 다음, 2차로 두께 2㎛이상 형성한다.
제13도에 도시한 바와 같이, 사진식각으로 에피층(40)을 식각하여 에피층(40)내에 형성되어 있는 산화막 패턴(20)의 양 끝단에 트렌치격리 영역(50)을 형성한다.
이 트렌치 격리 영역(50)으로 에피층(40)이 분리되는데 매몰층(12)위에 형성되어 있는 에피층(40)은 고전압 활성 영역(H)이 되고, 산화막 패턴(20)위에 형성되어 있는 에피층(40)은 저전압 활성 영역(L)이 된다. 따라서, 본 발명에 따른 반도체 장치 및 그 제조 방법에서는 반도체 기판에 간격을 둔 매몰층을 형성하고, 매몰층 사이의 기판 위에 절연막 패턴을 형성하고, 그 위에 에피층을 성장함으로써, 매몰층 위의 에피층과 절연막 패턴의 에피층의 두께를 다르게 형성한다. 따라서 에피층의 두께가 두꺼운 영역에는 고전압 트랜지스터를 형성하고, 에피층의 두께가 얇은 영역에는 저전압 트랜지스터를 형성하여, 한 칩 상에 고전압 소자와 저전압 소자를 동시에 형성할 수 있다.
Claims (10)
- 제1 도전형의 반도체 기판, 상기 반도체 기판에 서로 간격을 두고 형성되어 있는 제2 도전형의 매몰층, 상기 매몰층 사이의 상기 반도체 기판 위에 형성되어 있는 절연막 패턴, 상기 매몰층과 상기 절연막 패턴 위에 형성되어 있으며, 상기 절연막 패턴의 양단위에 형성되어 있는 트렌치 격리 영역으로 다수의 영역으로 분리되어 있는 제2 도전형의 반도체층을 포함하는 반도체 장치.
- 제1항에서, 상기 절연막 패턴 위에 형성되어 있는 반도체층의 두께는 상기 매몰층 위에 형성되어 있는 반도체층의 두께보다 얇게 형성되어 있는 반도체 장치.
- 제1항에서, 상기 절연막 패턴은 산화막으로 이루어져 있는 반도체 장치.
- 제1 도전형의 반도체 기판 위에 절연막을 형성하고, 사진식각하여 상기 절연막을 패터닝하는 제1 단계, 상기 반도체 기판에 제2 도전형의 이온을 주입하고 확산시켜 매몰층을 형성하는 제2 단계, 제1 에피택셜법으로 상기 매몰층과 상기 절연막 패턴 위에 반도체층을 형성하고 폴리싱하는 제3단계, 제2 에피택셜법으로 상기 반도체층을 성장시키는 제4 단계, 상기 제2 도전형의 반도체층을 식각하여 상기 절연막 패턴의 양 단에, 상기 제2 도전형의 반도체층을 다수의 영역으로 분리하는 트렌치 격리 영역을 형성하는 제5 단계를 포함하는 다수의 반도체 장치의 제조 방법.
- 제4항에서, 상기 절연막 패턴을 0.4∼0.5㎛의 두께의 산화막으로 형성하는 반도체 장치의 제조 방법.
- 제4항에서, 상기 제2 도전형의 이온을 주입하는 조건으로 인 이온을 1∼5E15/㎠의 양으로 주입하는 반도체 장치의 제조 방법.
- 제4항에서, 상기 제2 도전형의 이온을 주입하는 조건으로 비소 이온을 1∼5E15/㎠의 양으로 주입하는 반도체 장치의 제조 방법.
- 제4항에서, 상기 매몰층을 형성하기 위한 확산시 1100∼1200℃의 온도에서 진행하는 반도체 장치의 제조 방법.
- 제4항에서, 상기 반도체층을 형성하는 단계에서, 제1 에피택셜 성장으로 0.5∼1.5㎛의 두께로 형성하는 반도체 장치의 제조방법.
- 제4항에서, 제2 에피택셜 성장으로 반도체층의 두께를 2㎛이상 형성하는 반도체 장치의 제조 방법.
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Cited By (1)
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|---|---|---|---|---|
| KR100592225B1 (ko) * | 2003-12-30 | 2006-06-23 | 동부일렉트로닉스 주식회사 | 더블 에피 성장을 이용한 고전압 소자 형성 방법 |
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1995
- 1995-11-15 KR KR1019950041547A patent/KR0158623B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592225B1 (ko) * | 2003-12-30 | 2006-06-23 | 동부일렉트로닉스 주식회사 | 더블 에피 성장을 이용한 고전압 소자 형성 방법 |
Also Published As
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| KR970030784A (ko) | 1997-06-26 |
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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