KR0175387B1 - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 매몰층과 우물 사이에 에피층을 더 형성하여, 우물을 형성하기 위해 주입하는 이온의 농도를 줄일 수 있고, 우물을 형성하기 위한 시간을 감소시켜 이미 형성되어 있는 다른 도전형을 매몰층이 더 확산되는 것을 방지하도록하여 내압을 증가하고, 반도체 장치의 특성을 향상하는 반도체 장치 및 그 제조 방법이다.
Description
제1도는 종래의 BiCMOS 트랜지스터의 구조를 도시한 단면도이고,
제2도는 본 발명에 의한 BiCMOS 트랜지스터의 단면도이고,
제3도 내지 제10도는 본 발명에 의한 BiCMOS 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : P형 매몰층
13 : P형 우물 14 : N+형 매몰층
15 : N형 우물 16 : P형 에피층
18 : 진성 에피층 20, 21, 22, 23, 24, 25 : 산화막
26 : 필드 산화막 30, 32, 34 : 질화규소막
50, 52, 54 : 포토 레지스트
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는 내압을 향상시키는 반도체 장치의 제조 방법에 관한 것이다.
일반적으로 종래의 BiCMOS 트랜지스터는 소자간 격리시 P형 매몰층과 P형 우물(well)을 이용한다. 이때 P형 매몰층은 보통 Twin-well 구조의 N+형의 매몰층과 접촉하게 되어 코렉터와 기판간의 내압이 낮아지게 된다.
소자간 격리는 P형 우물을 에피층으로 확산시켜 P형 매몰층과 맞닿게하여 소자를 격리시킨다.
이때 P형 우물을 형성하기 위한 이온의 확산시간이 에피층의 두께에 따라 길어지게 되어, P형 우물의 형성시간이 길어지게 되고, 또 P형 우물의 농도가 높아져서 소자간 격리 내압이 떨어진다.
그리고, P형 우물의 확산 시간이 길어짐에 따라 이미 형성된 N+형 매몰층이 에피층이 형성되어 있는 쪽으로 더 확산되어, NPN 트랜지스터의 전기적 특성을 저하시키고, PMOS 쪽의 내압 조절에도 좋지 않다.
그러면, 첨부한 도면을 참고로하여 종래의 BiCMOS 트랜지스터에 대하여 더욱 상세하게 설명한다.
제1도는 종래의 BiCMOS 트랜지스터의 구조를 도시한 단면도이다.
제1도에 도시한 바와 같이, 종래의 BiCMOS 트랜지스터에는, P형 기판(110)에 P형의 매몰층(112)과 N+형의 매몰층(114)이 측면이 서로 접하도록 형성되어 있다. P형 매몰층(112) 위에는 P형의 우물(113)이 형성되어 있으며, N+형의 매몰층(114) 위에는 N형 우물(115)이 형성되어 있다.
반도체 기판(110) 표면에는 산화막(120)이 형성되어 있는데, P형 우물(113)과 N형 우물(115)이 접하는 부분의 표면과, 바이폴라 트랜지스터가 형성될 N형 우물(180) 표면의 일부에는 두꺼운 필드 산화막(122)이 형성되어 있다.
한 쪽 P형 우물이 형성되어 있는 반도체 기판 위에는 필드 산화막(122)이 형성되어 소자 격리부(190)를 이루고 있다.
이러한 종래의 BiCMOS 트랜지스터에서는 P형 우물과 N형 우물이 서로 접하면서 교대로 형성되어, P형 우물에는 NMOS가 형성되고, N형 우물에는 PMOS와 NPN 바이폴라 트랜지스터가 형성된다. 그리고 바이폴라 트랜지스터가 형성되는 N형 우물의 한 쪽 P형 우물에는 격리가 형성된다.
그러나, 이러한 종래의 BiCMOS 트랜지스터에서는 N+형 메몰층을 이온 주입 및 확산으로 형성한 다음, P형 우물을 이온 주입 및 확산으로 형성하게 되는데, 이때 N+형 매몰층이 더 확산되어 N형 우물 위로 올라오게 되기 쉽다. 따라서, 바이폴라 트랜지스터의 전기적 특성이 저하되고, PMOS쪽의 내압도 좋지 않게 된다는 문제점을 가지고 있다.
그리고, P형 매몰층과 맞닿게 P형 우물을 형성하기 위해서는 에피층의 두께에 따른 충분한 시간을 두어야 하므로, 형성되는 시간도 길어질 뿐 아니라 P형 우물 형성을 위한 주입 이온의 농도도 높여 주어야 하므로, 소자간의 내압을 감소시키는 원인이 된다.
본 발명의 목적은 이러한 문제점을 해결하기 위한 것으로서, 반도체 장치의 내압을 증가시키고 반도체 장치의 특성을 향상시키는 데에 있다.
본 발명에 의한 반도체 장치의 제조 방법은, 반도체 기판에 제1 산화막 및 제1 질화막을 증착하는 단계, 상기 제1질화막을 사진식각하여 상기 제1 산화막을 노출시키는 단계, 상기 제1 질화막이 형성되어 있지 않은 상기 반도체 기판에 제1 도전형의 이온을 주입하는 단계, 선택산화법을 이용하여 상기 기판 위에 제1 필드 산화막을 형성함과 동시에 상기 기판에 제1 도전형의 매몰층을 형성하는 단계, 상기 제1 질화막을 제거하는 단계, 상기 제1 필드 산화막을 마스크로 이온 주입하여 상기 기판에 제2 도전형의 매몰층을 형성하는 단계, 상기 제1 산화막과 제1 필드 산화막을 제거하는 단계, 상기 기판 위에 제1 도전형의 제1 에피층을 형성하는 단계, 상기 제1 에피층 위에 제2 에피층을 형성하는 단계, 상기 제2 에피층 표면에 제2 산화막과 제2 질화막을 증착하는 단계, 상기 제1 도전형의 매몰층 위에 상기 제2 질화막을 남기는 단계, 상기 제2 질화막이 없는 상기 제2 에피층에 제2 도전형의 이온을 주입하는 단계, 선택산화법으로 상기 제2 에피층 위에 제2 필드 산화막을 형성함과 동시에, 상기 제2 도전형의 이온을 상기 제2 에피층으로 확산시켜 상기 제2 도전형 매몰층과 접하도록 상기 제2 필드 산화막 아래에 제2 도전형 우물을 형성하고 상기 제2 도전형의 매몰층을 상기 제1 에피층으로 확산시키는 단계, 상기 제2 필드 산화막을 마스크로 이온주입하여 상기 제1 에피층 위에 접하도록 제1 도전형의 우물을 형성하는 단계를 포함하고 있다.
그리고, 본 발명에 의한 반도체 장치의 제조 방법으로서, 상기 제1 도전형을 P형으로 형성하고, 상기 제2 도전형을 N형으로 형성하여 상기 P형 우물에 NMOS 소자를 형성하고 상기 N형 우물에 PMOS 소자를 형성하여 CMOS 트랜지스터를 제조할 수 있다.
또한, 본 발명에 의한 반도체 장치의 제조 방법에서, 상기 제1 도전형 우물과 상기 제2 도전형 우물에 각각 베이스, 에미터, 콜렉터를 형성하여, 바이폴라 L(linear)-IC를 제조할 수 있다.
바이폴라 L-IC라 함은, 선형 특성을 구현하는 집적 회로를 제조하는 데에 있어서, 바이폴라 트랜지스터를 이용하여 구현되는 집적 회로를 말한다.
본 발명에 따른 이러한 반도체 장치에서는 제1 도전형 우물을 형성하기 전에 제1 도전형 에피층을 형성하고, 그 위에 제1 도전형 우물을 형성함으로써 제1 도전형 우물을 형성하기 위해 주입하는 이온을 농도를 낮출 수 있고, 형성하는 시간 또한 감소한다. 따라서, 제1 도전형 우물을 형성하기 위한 확산시 제2 도전형 매몰층이 더 확산되는 것도 방지할 수 있게 된다.
그러면, 첨부한 도면을 참고로하여 본 발명에 따른 반도체 장치의 실시예를 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
제2도는 본 발명에 의한 BiCMOS 트랜지스터의 단면도이다.
제2도에 도시한 바와 같이, 본 발명의 실시예에 따른 BiCMOS 트랜지스터에는, P형 기판(10)에 P형의 매몰층(12)과 N+형의 매몰층(14)이 측면이 접하도록 교대로 형성되어 있고, P형 매몰층(12) 위에는 P형의 에피층(16)이 형성되어 측면이 N+형 매몰층(14)의 측면과 접하고 있다. 그리고, P형의 에피층(16) 위에는 P형의 우물(13)이 형성되어 있으며, N+형 매몰층(14) 위에는 N형의 우물(15)이 형성되어 있다. 반도체 기판(10) 표면에는 산화막(25)이 형성되어 있으며, P형 우물(13)과 N형 우물(15)이 접하는 부분과, 바이폴라 트랜지스터가 형성될 N형 우물(180) 표면의 일부에는 두꺼운 필드 산화막(26)이 형성되어 있다. 또한 소자 격리(190)를 이루는 한쪽 P형 우물(13)의 표면에도 두꺼운 필드 산화막(26)이 형성되어 있다.
제3도 내지 제10도는 본 발명에 의한 BiCMOS 트랜지스터의 제조 방법을 그 공정 순서에 따라 도시한 단면도이다.
제3도에서와 같이, 비저항이 15~20Ω㎝이고, 결정 방향이 100인 P형 반도체 기판(10) 위에 제1 산화막(20)을 350~410Å 정도의 두께로 형성하고, 질화규소(Si3N4)막(30)을 1200 ~ 1500Å 정도의 두께로 증착한다. 그리고 P형 매몰층을 형성하기 위하여 사진작업으로 반도체 기판(10) 위에 포토 레지스트(50)를 형성하는데 각 포토 레지스트(50) 사이에는 일정한 간격을 두도록 한다. 이어서 반도체 기판(10)에 붕소를 도즈 1.0 ~ 2.0 1014/㎠, 100 ~ 150KeV의 에너지 조건으로 이온 주입한다.
제4도에서와 같이, 질화규소막(30)을 식각한 후 포토 레지스트(50)를 제거한 다음 선택적 산화법으로 두꺼운 산화막(21)을 형성함과 동시에 P형 매몰층(12)을 형성한다.
제5도에서와 같이, 질화규소막(30) 및 반도체 기판(10) 위의 얇은 제1 산화막(20)을 제거한 다음 다시 제2 산화막(22)을 두께 150~250Å 정도로 형성시킨 후 그 위에 N+형 매몰층을 형성하기 위한 이온 주입을 한다. 이 때의 주입 조건으로 비소 이온의 도즈는 3 ~ 8 × 1015/㎠이고, 에너지는 40 ~ 80KeV이다.
제6도에서와 같이, 확산으로 N+형 매몰층(14)을 형성하고, 산화막(21, 22)을 모두 제거하고, 비저항 2 ~ 4.5Ω㎝, 두께 0.5 ~ 1.0㎛ 정도의 P형 에피층(16)을 형성한다. 다음 P형 에피층(16) 위에 진성 에피층(18)을 0.7 ~ 1.2㎛ 정도 형성한다. 그리고 반도체 기판(10) 표면에 얇은 제3 산화막(23)을 350 ~ 410Å 정도 성장시키고 질화 규소막(32)을 100~1500Å 정도 형성한다. 그 다음으로, 사진작업으로 P형 매몰층(12)이 형성되어 있는 반도체 기판(10) 위의 질화규소막(32) 표면에 포토 레지스트(52) 패턴을 형성한다.
제7도에서와 같이, 질화규소막(32)을 식각하여 패터닝하고, 기판(10) 전면에 인 이온을 도즈 1 ~ 2.5 × 1012/㎠, 에너지 180KeV로 주입하고, 계속하여 기판(10) 전면에 비소 이온을 도즈 4 ~ 8 × 1012/㎠, 에너지 170KeV로 주입한다.
제8도에서와 같이, 포토 레지스트(52)를 제거하고, 두꺼운 산화막(24)을 형성하면서 동시에 N형 우물(15)을 형성한다. 그 다음 질화규소막(32)을 제거하고, 기판(10) 전면에 붕소 이온을 도즈 1 ~ 2.5 × 1012/㎠, 에너지 30 ~ 60KeV로 주입한다.
제9도에서와 같이, 반도체 기판(10) 표면의 산화막(23, 24)을 모두 제거하고, 다시 얇은 제4 산화막(25)을 230~300Å 정도의 두께로 형성한다. 다음은 반도체 기판(10)에 질화규소막(34)을 증착하고 패터닝하여, 사진식각으로 각 우물(13, 15)의 활성 영역을 정의한다.
다음 각 소자에 반전층 형성을 막기 위하여, 사진작업으로 N형 우물(15)의 위에 포토 레지스트(54)를 형성하고, 붕소 이온을 도즈 2 ~ 3 × 1012/㎠, 에너지 30KeV로 주입한다.
제10도에서와 같이, 포토 레지스트(54)를 제거하고, 선택 산화법으로 필드 산화막(26)을 형성한다. 이때 N형 우물(15) 사이에 P형 우물(13)이 최종적으로 형성한다. P형 우물(13)에는 NMOS와 격리가 형성되며, P형 우물(13) 사이에 있는 N형 우물(15)에는 각각 PMOS와 NPN 바이폴라 트랜지스터가 형성되게 된다. 그 다음으로 질화규소막(34)을 제거한다.
여기서, P형 우물에 NMOS 소자를 형성하고 N형 우물에 PMOS 소자를 형성하면, NMOS와 PMOS 소자로 이루어진 CMOS 트랜지스터를 제조할 수 있다.
또한, 본 발명에 의한 반도체 제조 방법에서, P형 우물과 N형 우물에 각각 베이스, 에미터, 콜렉터를 형성하여, 바이폴라 L(linear)-IC를 제조할 수 있다.
따라서, 본 발명에 따른 반도체 장치는 P형 매몰층과 P형 우물 사이에 P형 에피층을 형성하여 각 소자간의 격리를 위한 P형 우물의 확산 시간을 줄이고, 각 소자간의 절연 내압, NPN 바이폴라 트랜지스터의 콜렉터와 에미터 사이의 내압, PMOS의 내압을 증가시키는 효과가 있다.
Claims (4)
- 반도체 기판에 제1 산화막 및 제1 질화막을 증착하는 단계, 상기 제1 질화막을 사진식각하여 상기 제1 산화막을 노출시키는 단계, 상기 제1 질화막이 형성되어 있지 않은 상기 반도체 기판에 제1 도전형의 이온을 주입하는 단계, 선택산화법을 이용하여 상기 기판 위에 제1 필드 산화막을 형성함과 동시에 상기 기판에 제1 도전의 매몰층을 형성하는 단계, 상기 제1 질화막을 제거하는 단계, 상기 제1 필드 산화막을 마스크로 이온주입하여 상기 기판에 제2 도전형의 매몰층을 형성하는 단계, 상기 제1 산화막과 제1 필드 산화막을 제거하는 단계, 상기 기판 위에 제1 도전형의 제1 에피층을 형성하는 단계, 상기 제1 에피층 위에 제2 에피층을 형성하는 단계, 상기 제2 에피층 표면에 제2 산화막과 제2 질화막을 증착하는 단계, 상기 제1 도전형의 매몰층 위에 상기 제2 질화막을 남기는 단계, 상기 제2 질화막이 없는 상기 제2 에피층에 제2 도전형의 이온을 주입하는 단계, 선택산화법으로 상기 제2 에피층 위에 제2 필드 산화막을 형성함과 동시에, 상기 제2 도전형의 이온을 상기 제2 에피층으로 확산시켜 상기 제2 도전형 매몰층과 접하도록 상기 제2 필드 산화막 아래에 제2 도전형 우물을 형성하고 상기 제2 도전형의 매몰층을 상기 제1 에피층으로 확산시키는 단계, 상기 제2 필드 산화막을 마스크로 이온주입하여 상기 제1 에피층 위에 접하도록 제1 도전형의 우물을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
- 제3항에서, 상기 제1 에피층은 0.5 ~ 1.0㎛의 두께로 형성하고, 상기 제2 에피층은 0.7 ~ 1.2㎛의 두께로 형성하는 반도체 장치의 제조 방법.
- 제3항에서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형으로 형성하는 반도체 장치의 제조 방법.
- 제5항에서, 상기 제1 도전형 우물에 NMOS 소자와 격리를 형성하고, 상기 제2 도전형 우물에 PMOS 소자와 바이폴라 트랜지스터를 형성하는 반도체 장치의 제조 방법.
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