JPS61232623A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61232623A JPS61232623A JP7471785A JP7471785A JPS61232623A JP S61232623 A JPS61232623 A JP S61232623A JP 7471785 A JP7471785 A JP 7471785A JP 7471785 A JP7471785 A JP 7471785A JP S61232623 A JPS61232623 A JP S61232623A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。
特に、半導体層に、互いに深さの異なる複数の開口また
は溝を、制御性よく、形成しうる工程を有する半導体装
置の製造方法に関する。
は溝を、制御性よく、形成しうる工程を有する半導体装
置の製造方法に関する。
（従来の技術〕
幅が狭く深さが深い開１」特に溝を形成する工程は、半
導体装置の製造方法においてしばしば使用される。絶縁
物理め込み方式の素子分離等のためである。また、Ｐ−
ＲＯＭ等においては、複数個のＩ・ランジスタ素子をも
って単一のＰ−ＲＯＭ素子が構成されるので、単一のＰ
−ＲＯＭ素子を構成する複数のトランジスタ素ｆのそれ
ぞれを相互に素子分離する必要があり、互いに深さを異
にする複数の溝を形成することが必要となる。
導体装置の製造方法においてしばしば使用される。絶縁
物理め込み方式の素子分離等のためである。また、Ｐ−
ＲＯＭ等においては、複数個のＩ・ランジスタ素子をも
って単一のＰ−ＲＯＭ素子が構成されるので、単一のＰ
−ＲＯＭ素子を構成する複数のトランジスタ素ｆのそれ
ぞれを相互に素子分離する必要があり、互いに深さを異
にする複数の溝を形成することが必要となる。
これは、１つのワード線に接続される素子群を別の素子
群と深い溝により分離、かつ、ビット線ごとにそれに接
続される素子を高不純物濃度埋め込み層までの浅い溝に
より分離して１つのワード線に接続される素子のコレク
タを共通の電極で引き出すことによる。
群と深い溝により分離、かつ、ビット線ごとにそれに接
続される素子を高不純物濃度埋め込み層までの浅い溝に
より分離して１つのワード線に接続される素子のコレク
タを共通の電極で引き出すことによる。
一方、従来技術に係るエツチング方法はウニ。
トエッチング方法とドライエツチング方法とに分類され
る。ウェットエツチング方法を使用して深い溝を形成す
るには、従来アルカリ異方性を利用する手法が知られて
いる。
る。ウェットエツチング方法を使用して深い溝を形成す
るには、従来アルカリ異方性を利用する手法が知られて
いる。
ウェットエンチングのエツチングレートは結晶方位に依
存するので、−Ｉ−記のアルカリ異方性を利用する手法
においては、形成される溝の内面が半導体表面となす角
が特定の値となり、形成される溝の深さは開口の幅に支
配され、任意の深さとすることができる。一方、ドライ
エツチングにより溝を形成すると、ウェットエツチング
に比べ深さ制御性が劣る。Ｓらに、〃二いに深さの異な
る複数の開口を一工程をもって形成することはできない
という問題がある。しかし、ドライエツチングは、溝の
深さが開１−１の幅に支配されないため、素子の集積度
の面で有利である。そこで、半導体層に、ｈ゛いに深さ
の異なる複数の開口または溝を、ドライエツチングで制
御性よく、形成しうる工程を有する半導体装置の製造方
法の開発が望まれていた。
存するので、−Ｉ−記のアルカリ異方性を利用する手法
においては、形成される溝の内面が半導体表面となす角
が特定の値となり、形成される溝の深さは開口の幅に支
配され、任意の深さとすることができる。一方、ドライ
エツチングにより溝を形成すると、ウェットエツチング
に比べ深さ制御性が劣る。Ｓらに、〃二いに深さの異な
る複数の開口を一工程をもって形成することはできない
という問題がある。しかし、ドライエツチングは、溝の
深さが開１−１の幅に支配されないため、素子の集積度
の面で有利である。そこで、半導体層に、ｈ゛いに深さ
の異なる複数の開口または溝を、ドライエツチングで制
御性よく、形成しうる工程を有する半導体装置の製造方
法の開発が望まれていた。
〔問題点を解決するための手段〕
本発明は、この要請に応えて、半導体層に、Ｑ−。
いに深さの異なる複数の開［１または溝を、制御性よく
、形成しうる「程を有する半導体装置の製造方法を提供
するものであり、その手段は、第１の半導体層−１−の
一部領域に絶縁物層を形成し、前記第１の半導体層トと
前記絶縁物層１−にＷ４２の半導体層を形成し、前記絶
縁物層に対応する領域と他の一部領域とに開１」を有す
るエツチング用マスクを前記第２の半導体層上に形成し
、該エツチング用マスクを使用して、前記第１の半導体
層と前記第２の半導体層とに対してトライエツチングを
実行する工程を有することを特徴とする半導体装置の製
造方法にある。
、形成しうる「程を有する半導体装置の製造方法を提供
するものであり、その手段は、第１の半導体層−１−の
一部領域に絶縁物層を形成し、前記第１の半導体層トと
前記絶縁物層１−にＷ４２の半導体層を形成し、前記絶
縁物層に対応する領域と他の一部領域とに開１」を有す
るエツチング用マスクを前記第２の半導体層上に形成し
、該エツチング用マスクを使用して、前記第１の半導体
層と前記第２の半導体層とに対してトライエツチングを
実行する工程を有することを特徴とする半導体装置の製
造方法にある。
本発明は、（１）シリコン等の半導体と二酸化シリコン
等の絶縁物とは、ある種のドライエツチング法に対する
エツチングレートの差が極めて大きいことと、（２）二
酸化シリコン等の絶縁物の層のＨにおいても、その層の
幅が小さいときは。
等の絶縁物とは、ある種のドライエツチング法に対する
エツチングレートの差が極めて大きいことと、（２）二
酸化シリコン等の絶縁物の層のＨにおいても、その層の
幅が小さいときは。
単結晶を成長之せうることとを利用したものであり、シ
゛リコン等の半導体層中の所望の領域（浅い開１−１・
溝の底に対応する領域）゛に二酸化シリコン等め込縁物
の層を幅が狭くなるように埋め込んでおき、この埋め込
み絶縁物層に対応する領域と深い開「１・溝を形成する
領域以外の領域をマスクをもってカバーして、Ｌ記の埋
め込み絶縁物層に対応す′る領域と深い開口・溝を形成
する領域とに対して選択的にドライエッチレグ（このド
ライエッチジグ法のエツチングレートは、シリコン等の
半導体と二酸化シリコン等の絶縁物とに対して大゛きな
□差を有贅乞。）を実行して、埋め込み絶縁物層のある
ミーには浅い開口・溝□を、ｉめ込ふ絶縁ｉ層のＡ−’
ＪＧ領゛−には深い開口・溝を、それぞれ、形成する
こととしたものである。
゛リコン等の半導体層中の所望の領域（浅い開１−１・
溝の底に対応する領域）゛に二酸化シリコン等め込縁物
の層を幅が狭くなるように埋め込んでおき、この埋め込
み絶縁物層に対応する領域と深い開「１・溝を形成する
領域以外の領域をマスクをもってカバーして、Ｌ記の埋
め込み絶縁物層に対応す′る領域と深い開口・溝を形成
する領域とに対して選択的にドライエッチレグ（このド
ライエッチジグ法のエツチングレートは、シリコン等の
半導体と二酸化シリコン等の絶縁物とに対して大゛きな
□差を有贅乞。）を実行して、埋め込み絶縁物層のある
ミーには浅い開口・溝□を、ｉめ込ふ絶縁ｉ層のＡ−’
ＪＧ領゛−には深い開口・溝を、それぞれ、形成する
こととしたものである。
以下、図面を参照しつへ、本発明の一実施例をイー石”
し：てＰ” −’ ＲＯＭを製造する工程と、本発萌の
他の実施例を使用してベースの寄生容量の小さいバイポ
ーラトランジスタを製造する工程とを説明する。
し：てＰ” −’ ＲＯＭを製造する工程と、本発萌の
他の実施例を使用してベースの寄生容量の小さいバイポ
ーラトランジスタを製造する工程とを説明する。
第１実施例
Ｐ’ ＝ ＲＯＭの製造工程について説明する。
第１′図参照
ｎ型シリコン基板ｌのｐ−＊ｏＭ形成領域にｎ型不純物
を導入して高濃度ｎ型埋め込み層２を形成する。この高
濃度ｎ型埋め込み層２上に二酸化シリコン層を ４，０
００〜５，０００への厚さに形成した後、フォトエツチ
ング法を使用して、これを、Ｐ−ＲＯＭを構成する各ト
ランジスタの素子分離領域以外から除去して埋め込み絶
縁物層３を形成する。この埋め込み絶縁物層３は幅４Ｉ
Ｌ■程度の帯状とする。
を導入して高濃度ｎ型埋め込み層２を形成する。この高
濃度ｎ型埋め込み層２上に二酸化シリコン層を ４，０
００〜５，０００への厚さに形成した後、フォトエツチ
ング法を使用して、これを、Ｐ−ＲＯＭを構成する各ト
ランジスタの素子分離領域以外から除去して埋め込み絶
縁物層３を形成する。この埋め込み絶縁物層３は幅４Ｉ
Ｌ■程度の帯状とする。
第２図参照 ′
ＣＶＤ法を使用してｎ型９９３７層４を厚さ３ｐｍ程度
に成長して形成する。つづいて、ｔ、ｏｏｏ人程度の二
酸化シリコン層５を熱酸化で形成した後、ＣＶＤ法を使
用して厚さ２，０ＯＯＡ程度の窒化シリコン層６と厚Ｓ
１．３ｇｍ程度のＰＳＧ層７とを形成する。
に成長して形成する。つづいて、ｔ、ｏｏｏ人程度の二
酸化シリコン層５を熱酸化で形成した後、ＣＶＤ法を使
用して厚さ２，０ＯＯＡ程度の窒化シリコン層６と厚Ｓ
１．３ｇｍ程度のＰＳＧ層７とを形成する。
フォトエツチング法を使用して、埋め込み絶縁物層３に
対応する領域８とＰ−ＲＯＭ全体の素子分離領域に対応
する領域９とから、ＰＳＧ層７と窒化シリコン層６と二
酸化シリコン層５とを除去する。
対応する領域８とＰ−ＲＯＭ全体の素子分離領域に対応
する領域９とから、ＰＳＧ層７と窒化シリコン層６と二
酸化シリコン層５とを除去する。
第３図参照
シリコンと−二酸化シリコンに対しエツチングレートを
大きく異にするドライエツチング法を実行した後、使用
済みのＰＳＧ層７を溶解除去する。このトライエンチン
グは、領域９においてはｎ型シリコン基板ｌ中まで進行
するが、領域８においては埋め込み絶縁物層３で進行を
停止し、それぞれ深さの異なる開口が形成される。
大きく異にするドライエツチング法を実行した後、使用
済みのＰＳＧ層７を溶解除去する。このトライエンチン
グは、領域９においてはｎ型シリコン基板ｌ中まで進行
するが、領域８においては埋め込み絶縁物層３で進行を
停止し、それぞれ深さの異なる開口が形成される。
第４図参照
窒化シリコン層６をマスクとして選択酸化して、溝の内
面を二酸化シリコン層１１をもってカバーする。
面を二酸化シリコン層１１をもってカバーする。
減圧ＣＶＤ法を使用して溝を多結晶シリコン１２をもっ
て埋める。
て埋める。
第５図参照
チンプ表面の多結晶シリコン１２は、ポリシングアノ、
を使用１．て除去する。
を使用１．て除去する。
窒化シリコン層６をマスクとして酸化を実行して溝１−
に１酎化シリコン層１３を形成する。
に１酎化シリコン層１３を形成する。
第６図参照
以ド、従来技術における場合と同様にして。
ベース１４とエミ・ンタ１５とコレクタ１６とを形成す
る。
る。
以に説明せる半導体装置の製造方法によれば。
深ｙの異なる２種類の溝を回−の１程をもって制御性よ
く形成することができる。
く形成することができる。
第２実施例
ベース寄生容埴の小さいバイポーラトランジスタの製造
１程について説明する。
１程について説明する。
第７図参照
ｎ型シリコン基板ｌのバイポーラトランジスタ形成領域
にｎ型不純物を導入して高濃度ｎ型埋め込み層２を形成
する。この高濃度ｎ型埋め込み層２１−に二酸化シリコ
ン層を１０，０００〜１２，０００人の厚さに形成した
後、フォトエツチング法を使用して、これを、ベース争
コレクタ分離領域以外から除去して埋め込み絶縁物層３
１を形成する。
にｎ型不純物を導入して高濃度ｎ型埋め込み層２を形成
する。この高濃度ｎ型埋め込み層２１−に二酸化シリコ
ン層を１０，０００〜１２，０００人の厚さに形成した
後、フォトエツチング法を使用して、これを、ベース争
コレクタ分離領域以外から除去して埋め込み絶縁物層３
１を形成する。
第８図参照
ＣＶＤ法を使用してｎ型９９１７層４１を厚さ１．５ｇ
ｍ程度に形成する。厚さ １，０００人程麻の二酸化シ
リコン層５を熱酸化法で形成した後厚さ２．０００人程
麻の窒化シリコン層６と厚さ １．３ ｇ ｍ程度のＰ
ＳＧ層７とをＣＶＤ法を使用して形成する。
ｍ程度に形成する。厚さ １，０００人程麻の二酸化シ
リコン層５を熱酸化法で形成した後厚さ２．０００人程
麻の窒化シリコン層６と厚さ １．３ ｇ ｍ程度のＰ
ＳＧ層７とをＣＶＤ法を使用して形成する。
フォトエツチング法を使用して、埋め込み絶縁物層３１
に対応するコレクタ形成側の部分の領域８１と素子分離
領域に対応する領域８１とから、ＰＳＧ層７と窒化シリ
コン層６と二酸化シリコン層５とを除去する。
に対応するコレクタ形成側の部分の領域８１と素子分離
領域に対応する領域８１とから、ＰＳＧ層７と窒化シリ
コン層６と二酸化シリコン層５とを除去する。
第９図参照
シリコンと二酸化シリコンとに対しエツチングレートを
大きく異にするトライエツチング法を実行した後、使用
済みのＰＳＧ層７を溶解除去する。このドライエンチン
グは、領域９１においてはｎ型シリコン基板ｌ中まで進
行するが、領域８１においては埋め込み絶縁物層３１で
進行を停止１シ、それぞれ深さの異なる開１１が形成さ
れる。
大きく異にするトライエツチング法を実行した後、使用
済みのＰＳＧ層７を溶解除去する。このドライエンチン
グは、領域９１においてはｎ型シリコン基板ｌ中まで進
行するが、領域８１においては埋め込み絶縁物層３１で
進行を停止１シ、それぞれ深さの異なる開１１が形成さ
れる。
第１２図参！１＠
窒化シリコン層６をマスクとして選択酸化して、溝の内
面を１酸化シリコン層１１をもってカバーする。
面を１酸化シリコン層１１をもってカバーする。
減圧ＣＶＤ法を使用して溝を多結晶シリコン１２をもっ
て埋める。
て埋める。
第１Ｉ図谷照
チップ表面の多結晶シリコン１２は、ボリシング法を使
用して除去する。
用して除去する。
窒化シリコン層６をマスクとして酸化を実行して溝１−
に二酸化シリコン層１３を形成する。
に二酸化シリコン層１３を形成する。
第１２図参照
以ド、従来技術における場合と同様にして、ベース１４
とエミッタ１５と複数の素ｒ−にノ（通のコレクタ１６
とを形成する。
とエミッタ１５と複数の素ｒ−にノ（通のコレクタ１６
とを形成する。
以１、説明せる［−程をもって製造されたパイボーラト
ランジスタにおいてはベースが二酸化シリコン層をもっ
て遮蔽されているので、ベース寄生容量が小さくなる。
ランジスタにおいてはベースが二酸化シリコン層をもっ
て遮蔽されているので、ベース寄生容量が小さくなる。
以上説明せるとおり、本発明によれば、シリコン等の半
導体層中の所望の領域（浅い開口や溝の底に対応する領
域）に二酸化シリコン等の絶縁物の層を幅が狭くなるよ
うに埋め込んでおき、この埋め込み絶縁物層に対応する
領域と深い開口・溝を形成する領域以外の領域をマスク
をもってカバーして、上記の埋め込み絶縁物層に対応す
る領域と深い開口や溝を形成する領域とに対して選択的
にドライエツチング（このドライエツチング法のエツチ
ングレートは、シリコン等の半導体と二酸化シリコン等
の絶縁物とに対して大きな差を有する。）を実行するこ
ととされているので、埋め込み絶縁物層のある領域には
浅い開口の溝が、埋め込゛み絶縁物層のない領域には深
い開口・溝がそれぞれ形成される。
導体層中の所望の領域（浅い開口や溝の底に対応する領
域）に二酸化シリコン等の絶縁物の層を幅が狭くなるよ
うに埋め込んでおき、この埋め込み絶縁物層に対応する
領域と深い開口・溝を形成する領域以外の領域をマスク
をもってカバーして、上記の埋め込み絶縁物層に対応す
る領域と深い開口や溝を形成する領域とに対して選択的
にドライエツチング（このドライエツチング法のエツチ
ングレートは、シリコン等の半導体と二酸化シリコン等
の絶縁物とに対して大きな差を有する。）を実行するこ
ととされているので、埋め込み絶縁物層のある領域には
浅い開口の溝が、埋め込゛み絶縁物層のない領域には深
い開口・溝がそれぞれ形成される。
第１〜６図は、本発明の一実施例を使用してＰ−ＲＯＭ
を製造する工程を説明する基板断面図である。 第７〜１２図は本発明の他の実施例を使用してベース寄
生容量の小さいバイポーラトランジスタを製造する工程
を説明する基板断面図である。 ｌ・・ｅ１’１型シリコン基板、 ２・争・高濃度ｎ
型埋め込み層、 ３、ａｔ−Φ・埋め込み絶縁物層、
４・・・ｎ型シリコン層、 ４１．４３・・・ｎ型シリ
コン層、 ５１１・・二酸化シリコン層、６・・・窒化
シリコン層、 ７・ ・ ・ＰＳＧ層（エツチング用
マスク）、 ８＠・・埋め込み絶縁物層に対応する領
域、 ９・・・Ｐ−ＲＯＭ全体の素子分離領域に対応す
る領域、 ８１・・・埋め込み絶縁物層に対応する領域
、 １３１・ ・ ・素子分離領域に対応する領域、
ｌＯ・・・エツチング用マスク、 １１・ヤ中二酸化
シリコン層、１２・９・多結晶シリコン、 １３・中・
二酸化シリコン層、 １４目！、１５拳？中エミツベー
ス
を製造する工程を説明する基板断面図である。 第７〜１２図は本発明の他の実施例を使用してベース寄
生容量の小さいバイポーラトランジスタを製造する工程
を説明する基板断面図である。 ｌ・・ｅ１’１型シリコン基板、 ２・争・高濃度ｎ
型埋め込み層、 ３、ａｔ−Φ・埋め込み絶縁物層、
４・・・ｎ型シリコン層、 ４１．４３・・・ｎ型シリ
コン層、 ５１１・・二酸化シリコン層、６・・・窒化
シリコン層、 ７・ ・ ・ＰＳＧ層（エツチング用
マスク）、 ８＠・・埋め込み絶縁物層に対応する領
域、 ９・・・Ｐ−ＲＯＭ全体の素子分離領域に対応す
る領域、 ８１・・・埋め込み絶縁物層に対応する領域
、 １３１・ ・ ・素子分離領域に対応する領域、
ｌＯ・・・エツチング用マスク、 １１・ヤ中二酸化
シリコン層、１２・９・多結晶シリコン、 １３・中・
二酸化シリコン層、 １４目！、１５拳？中エミツベー
ス
Claims (1)
- 第１の半導体層上の一部領域に絶縁物層を形成し、前記
第１の半導体層上と前記絶縁物層上に第２の半導体層を
形成し、前記絶縁物層に対応する領域と他の一部領域と
に開口を有するエッチング用マスクを前記第２の半導体
層上に形成し、該エッチング用マスクを使用して、前記
第１の半導体層と前記第２の半導体層とに対してドライ
エッチングを実行する工程を有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7471785A JPS61232623A (ja) | 1985-04-09 | 1985-04-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7471785A JPS61232623A (ja) | 1985-04-09 | 1985-04-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61232623A true JPS61232623A (ja) | 1986-10-16 |
Family
ID=13555248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7471785A Pending JPS61232623A (ja) | 1985-04-09 | 1985-04-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61232623A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5141888A (en) * | 1982-09-29 | 1992-08-25 | Hitachi, Ltd. | Process of manufacturing semiconductor integrated circuit device having trench and field isolation regions |
| US5291058A (en) * | 1989-04-19 | 1994-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device silicon via fill formed in multiple dielectric layers |
| KR100428785B1 (ko) * | 2001-08-30 | 2004-04-30 | 삼성전자주식회사 | 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 |
-
1985
- 1985-04-09 JP JP7471785A patent/JPS61232623A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5141888A (en) * | 1982-09-29 | 1992-08-25 | Hitachi, Ltd. | Process of manufacturing semiconductor integrated circuit device having trench and field isolation regions |
| US5291058A (en) * | 1989-04-19 | 1994-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device silicon via fill formed in multiple dielectric layers |
| KR100428785B1 (ko) * | 2001-08-30 | 2004-04-30 | 삼성전자주식회사 | 트렌치 소자분리구조를 갖는 반도체소자 및 그 제조방법 |
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