JPH03141643A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、半導体装置の製造方法、特に半導体集積回路
装置の製造方法に係わる。

〔発明の１既要］ 本発明は、半導体装置の製造方法に係わり、半導体基体
の一主面の素子形成部の周囲に互いにほぼ等しい幅及び
間隔をもって複数本の第１の溝を配列形成し、この第１
の溝内を含んで全体的に第１の絶縁層を被着形成し、こ
の第１の絶縁層の＆而から平坦に除去して第１の溝内の
埋込み客色縁層に互いに分離されると共にその表面が全
体的に平坦化し、その後この研磨された平坦面シ、Ｈ屯
の支持基板を貼合わせ、この基板の貼合わせ側とは反対
側の半導体基体を、第１の′ｔ１４内の埋込み絶縁層の
底部が露出する位置まで平面的に研摩除去し、その後半
導体基板に対して第１の溝内の埋込み絶縁層間を除去し
て第２の）１ｅ１を形成し、この第２の溝内に第２の絶
縁層を埋込むものであり、このようにすることによって
第１及び第２の絶縁層によって素子形成部が島状に囲ま
れて電気的に他と分離された半導体装置を得る。このよ
うにすることによって所要の充分大なる厚さを有する島
状半導体部によゲζ素子形成部が形成され、この島状の
素子形成部が絶縁層によって確実に取り囲まれるように
し、しかも？ｆｌ？内への絶縁層の充填の簡易化、した
がって作業時間の低減化をはかって量産性の向上をはか
る。

〔従来の技術〕

従来、高速バイポーラトランジスタ等を回路素子とする
例えば半導体集積回路を構成する場合、第２図にその路
線的断面図を示すように、ＳｉＯ□等の絶縁層（１）に
よって取り囲まれた島状の半導体素子形成部（２）を構
成し、この素子形成部（２）に回路素子例えばバイポー
ラトランジスタを構成することが行われる。この場合、
この素子形成部（２）には、例えば第１導電型例えばｎ
型の高濃度コレクタ埋込み領域を構成する埋込み領域（
３）とこれの上にこれに比し低濃度のｎ型の半導体層（
４）が積層され、この半導体層（４）の一部をコレクタ
領域（５）として、その一部上に第２導電型の例えばｐ
型のベース領域（６）、さらにそれの上に第１導電型の
ｎ型のエミッタ領域（７）が形成され、半導体層（４）
を横切って押込み領域（４）に達するコレクタ電極取出
し領域となる低比抵抗領域（８）が形成される。

このような構成による回路素子例えばバイポーラトラン
ジスタは、例えば回路素子量分４１ｔをｐｎ接合分離に
よって行う場合に比してこの接合容量による寄生容量の
縮減化、さらにこの基体上に這う各種配線による容量の
削減がはかられると共に、特にα線照射に対する耐性の
向上をはかることができるという利点を有する。

しかしながら、このように半導体素子形成部（２）が絶
縁層によって囲まれた構造を有する半導体装置を得るこ
とは、製造工程工種々の問題点がある。

すなわち、この半導体素子形成部（２）に例えば第２図
で説明したような高速バイポーラトランジスタを形成す
る場合等においては、そのコレクタ抵抗の低減化をはか
る上で低抵抗埋込み領域（３）の厚さは１〜２μｍ程度
とすることが望まれることから全体の厚さしは２〜３μ
ｍの比較的厚い厚さを必要として（る。

このような半導体装置を得る方法の一例を第３図を参照
して説明する。例えば第３図へに示すようにサファイア
等の絶縁性サブストレイト（１１）上に第２図で説明し
た埋込み領域（３）として必要な所要の厚さを有する高
濃度半導体層（１２）と、第２図の低濃度半導体層（４
）となる低濃度半導体層（１３）とを順次エピタキシャ
ル成長する。

第３図Ｂに示すようにこれの素子形成部（３）を囲んで
溝（１４）を選択的エツチングによって形成する。

第３図Ｃに示すようにこの：１４（１４）内を埋込んで
ＳｉＯ□等の絶縁層（１５）を全面的にＣＶＤ　Ｃ化学
的気相成長）法によって形成し、これの−］二にフォト
レジスト（１６）をスピン塗布法等によって表面が平坦
化されるように塗布する。

その後、第３図りに示すようにこのフォトレジスｌ−（
１Ｇ）の表面から異方性エツチングずなわら半導体層（
１３）の面に直交する方向にエツチング性を有する異方
性エツチング例えばＲＩＥ（反応性イオンエツチング）
によってエッチバンクを行って溝（１４）内に絶縁層（
１５）が残存して、素子形成部（２）が絶縁性サブスト
レイト（１１）と絶縁層（１５）によって囲まれる。

第３図Ｅに示すように素子形成部（２）ｌ！、半導体層
（１３）をコレクタ領域（５）とし、て、これの上にベ
ース領域（６）、さらにこの上にエミッタ領域（７）を
形成すればバイポーラトランジスタが回路素子として形
成された半導体装置を得ることができる。

しかしながら、このような方法による場合、実際上第３
図Ｃで示ず講（１４）内へのＳｉｎ、等の絶縁層（１５
）の埋込みに当って可成り長時間のＣＶＤを要し、更に
このように可成り長時間のＣＶＤを行ってもその表面に
はＸ４（１４）上においては、かなり深い凹部（１７）
が発生ずる。したがってこれの上に形成するフォトレジ
スＩ−（１６）によって表面平坦化を行うには、可成り
厚い厚さに形成しなければ充分な平坦性が得られない。

したがって第３図りに示すエッチバンクの作業時間には
多大の時間を要し、作業性が著しく低く量産性を阻むと
共にこのようにしても尚平坦性を得ることが難しいとい
う不都合がある。

（発明が解決しようとする課題］ 本発明は、上述した島状の半導体装・予形成部が絶縁体
によって囲まれた構成を有する半導体装置を確実に平坦
な面として作業能率よく得ることができるようにした半
導体装置の製造方法を提供する。

〔課題を解決するための手段〕

本発明においては、第１図Ｂに示すように半導体基体（
２Ｉ）の−主面（２１ａ）の素子形成部（２２）の周囲
、すなわち複数の素子形成部（２２）間に、互いにほぼ
等しい幅Ｗ及び間隔ｄ（ｗ＝ｄ）をもって複数本の第１
の溝（２３）　（図においては２木の！Ｍ　）を配列形
成する工程と、第１図Ｃに示すようにこの溝（２３）内
を埋込んで全体的に第１の絶縁層（２４）を被着形成す
る工程と、第１図りに示すようにこの絶縁層（２４）を
その表面から平坦に除去するいわゆるエッチバンクを行
って第１の溝（２３）内の第１の絶縁層（２４）を互い
に分離すると共に表面を全体的に平坦化して平坦面（２
５）を形成する工程と、第１図Ｅに示すようにごのよう
にして形成された平坦面（２５）に支持基板、具体的に
は絶縁性支持基板、例えば絶Ｘ（体より成る支持基板あ
るいは絶大（層（２６）を表面に有する支持基板（２７
）を貼合わせる工程と、第１図Ｆに示すように半導体基
体（２１）をその他方の主面（２１ｂ）から溝（２３）
内の埋込み絶Ｎ（層（第１の絶縁層）　（２４）の底面
が露呈する位置まで平坦研磨する工程と、第１図Ｇに示
すように半導体基体（２１）の、埋込み絶縁層（２４）
間すなわぢ第１の溝（２３）間を所要の深さＤ２をもっ
てエンチングして第２の溝（２８）を形成する工程と、
第１図Ｉに示すように第２の溝（２８）内に第２の絶縁
層（２９）を埋込む工程をとる。

このようにすることによって最終的に第１及び第２の絶
縁層（２４）及び（２９）によって囲まれた島状の半導
体による素子形成部（２）を構成し、この素子形成部（
２）に回路素子例えばバイポーラトランジスタを構成す
ることによって半導体装置を形成する。

〔作用］ 上述の本発明方法では、素子形成部（２）の周囲、すな
わち−複数の素子形成部間に、第１及び第２の溝（２３
）及び（２８）を設け、これら溝（２３）及び（２８）
内にそれぞれ第１及び第２の絶縁層（２４）及び（２９
）を埋込んで素子形成部（２）間の分離を行うので、そ
の分離が確実になされて信頼性の向上をはかることがで
きる。そして、第２の溝（２８）は第１の溝（２３）間
に形成するものであり、第１のｉＭ（２３）は、予めそ
の幅Ｗ及び間隔ｄをｗ二ｄとしたことによって第２の溝
（２８）の幅は第１の！ｆ４（２３）とほぼ同程度とな
り、共に比較的幅狭となることから、これら第１及び第
２の溝（２３）及び（２８）を埋込む絶縁層（２４）及
び（２９）は比較的薄く、したがってＣＶＤによるとき
はこれを短時間に形成することができ、またこれら講（
２３）及び（２８）が幅狭であることから、叩込んだ第
１及び第２の絶縁層（２４）及び（２８）自体の表面は
比較的平坦となる。したがってエッチハックによる平坦
化を行うに先立っての更に表面子ｔｒｉ化のフォトレジ
スト層等の塗布を回避できるか、或いはその厚さを充分
薄くできることによってエンチハ・ツクの時間短縮化も
はかられ生産性の向上をはかることができる。云い換え
れば素子形成部（２）の厚さを充分大にすることができ
、これによって埋込み領域（３）の厚さも充分大にする
ことができ、例えばバイポーラトランジスタにおけるコ
レクタ抵抗の低減化がはかられる。そして、この素子形
成部（２）は、その全体が絶♀（体によって分離される
絶縁分離法がとられることによって、接合分離の場合に
比し寄生容量の低減化、配線との間の容量の低減化を図
ることができると共にα線照射の防止が効果的に行われ
る。

〔実施例］ 第１図を参照して本発明装置の製造方法の一例を詳細に
説明する。この場合、最終的に形成する半導体素子に高
濃度の押込み領域を形成する場合で、この場合第１図Ａ
に示すように第１図導電型例えばｎ型の比較的低濃度の
シリコン半導体サブストレイ）　（３０）上に最終的に
埋込み領域を形成する高不純物濃度の第１導電型例えば
ｎ型のシリコン半導体基体３１）を所要の厚さに、拡散
あるいはイオン注入またはエピクー）−シャル成長によ
って形成した半導体法律（２１）を構成する。

第１１１ＪＢに示すように、半導体基体（２１）の−主
面（２１ａ）この例においては半導体層（３１）の上面
側より各素子形成部（２）間を横切ってこの半導体層（
３１）を横切り最終的に得る半導体素子の厚さに対応す
る深さり、を有し、またその幅Ｗ及び間隔ｄがＷ二ｄの
複数の第１の溝（２３）を選択的エツチングすなわちフ
ォトリソグラフィを適用したＲＩＥ等の主として主面（
２１ａ）と垂直方向にエツチング性を有する異方性エツ
チングによって形成する。

第１図Ｃに示すように、第１の溝（２３）内を埋込むよ
うに半導体基体（２１）上に例えば全面的にＳ：Ｏ２に
よる第１の絶縁層（２４）を等方性ＣＶＤ　（化学的気
相成長法）、例えばＴＥＯＳ　（テトラエトキシシラン
）を原料ガスとした減圧ＣＶＤによって被着形成する。

この場合、谷溝（２３）は、所要の間隔をもって配置さ
れるべき素子形成部間に複数本（図示の例では２本）形
成されていることがら谷溝（２３）の幅Ｗは比較的狭い
ことから比較的短時間に、つまり薄いＣＶＤ成長で谷溝
（２３）内を充分に充填させることができ、また谷溝（
２３）上において生ずる四部（３２）も比較的浅くなる
。第１の絶縁層（２４）としては上述のＳｉｎｇに限ら
ず例えぼりんシリケイトガラス（ＰＳＧ）　、ポロンり
んシリケイトガラス（ＢＰＳＧ）　。

砒素シリケイトガラス（八５ＳＧ）等再溶融可能のドー
プドガラスを用いることができ、この場合においてはこ
れをリフローすることによって、より表面の平坦化が良
好に行われ、成る場合フォトレジスト（３３）の被着を
省略できる。またリフローガラスを用いるときは溝（２
３）内の埋込み部における歪みすなわち基体に対する応
力を小にすることができる。そして、このようなこれら
不純物ドープドシリケイトガラスを用いる場合には多め
溝（２３）の内面を含んで半導体基体表面に５ｉＪ４等
の不純物拡散の阻止層を被着する。

その後、全面的にフォトレジスト（３３）のスピン二１
−ト等によって表面を平ｔＨに塗布する。この場合、第
１の絶縁層（２４）の表面がほとんど平坦化されている
ことによって薄いフォトレジスト（３３）の塗布によっ
て充分表面平坦化が得られる。

その後第１図りに示すように主として主面（２１ａ）に
垂直方向にエツチング性を有する異方性エツチング例え
ばＲＩＥ等によって谷溝（２３）内の互いに分離される
位置までずなわら半導体層（３１）が表面に露出する位
置まで全面的にエンチングし表面に平坦面（２５）を形
成する。この場合、絶縁層（２４）として上述したドー
プドガラス等を用いた場合においては、エツチング？（
ｌによるいわゆるウニ・ントエノチングによって全面エ
ツチングして平坦面（２５）を形成するようにすること
ができる。

次に、第１図已に示すように、基板（２１）の平ＩＵｉ
面（２５Ｎご他の支持基板（２７）を貼合せる。基板（
２７）は例えば５ｉ０２絶縁層（２６）を表面に有する
シリコン半導体基体より成り、これをシリコン半導体層
（３１）上に合致させて例えば６００〜１１００“Ｃで
Ｎ２雰囲気中でアニールすることによって、両者が接合
されるという周知の技術を適用できる。

次に、第１図Ｆに示すように（第１図導電型は基ｔ７Ｍ
（２１）及び（２７）を上下逆転して示している）サブ
ストレイト（３０）側から第１図Ｅ中鎖線ａで示す位置
まで、すなわち溝（２３）内に埋込まれた押込みｉ色縁
層（第１の絶縁層）　（２４）の底面を外部に露呈する
位置まで化学的機械的平面研磨を行って平坦面（３４）
を形成する。

次に、第１図Ｇに示すように、この素子形成部（２）上
に例えばフォトレジスト等のエツチングレジスト層（３
５）を光学的手法によって被着し、半導体基体（２１）
に対するエツチングを行い、複数本の第１の溝（２３）
間、すなわち埋込み絶縁層（２４）間に所要の深さＤ２
の第２の溝（２８）を形成する。このようにして形成さ
れたｉＭ（２８）の幅は、溝（２３）の幅Ｗとほぼ同等
に幅狭とされている。

次に、第１図Ｈに示すようにレジスト層（３５）を除去
し、ＳｉＯ□等の第２の絶縁層（２９）を、例えば前述
の第１の絶縁層（２４）をＳｉｎ、で形成する場合と同
様の等方性ＣＶＤによって第２の溝（２８）内を埋込ん
で全面に被着形成する。この場合においても前述した第
１の絶縁層（２４）におけると同様に溝（２８）が比較
的幅狭であることから比較的薄いＳｉＯ□層、すなわち
比較的短時間のＣＶＤで第２の溝（２８）内を埋込みし
かもその表面がほぼ平坦に第２の絶縁層（２９）が形成
される。したがって前述したと同様に例えばフォトレジ
スト（３６）を比較的薄くコーディングして表面を平坦
化することができる。

その後、第１図１に示すように、エッチバックを行って
第１及び第２の絶縁層（２４）及び（２９）によって囲
まれた半導体基体（２１）の一部からなる島状の素子形
成部（２）を露出する平坦面（３７）を形成する。

そして必要に応じて図示しないが島状の素子形′反部（
２）上に表面熱酸化等によってＳｉＯ□等の表面絶縁層
を形成しく図示せず）、周知の技術によって、回路素子
としての例えばｎｐｎバイポーラトランジスタを形成す
る。ずなわち素子形成部（２）において、高濃度半導体
層（３１）をコレクタ埋込み領域（３）とし、サブスト
レイト（３０）をコレクタ領域（５）とし、これの上に
順次ベース領域（６）及びエミッタ領域（７）を形成す
る。

尚、図示した例では、第２の溝（２８）の深さ、すなわ
ち第２の絶縁層（２９）の厚さを半導体層（３１）を残
す深さ或いは厚さとしたものであるが、これらを半導体
層（３１）を横切る深さ或いは厚さとすることもできる
。

また、図示の例ではｎ　ｐ　ｎバイポーラＩ・ランジス
タを回路素子とする半導体集積回路に本発明を適用した
場合であるが、図示のｎｐｎ型バイポーラトランジスタ
に限らずｐｎｐ型トランジスタはもとより、その他各種
の半導体素子を形成する半導体装置を得る場合に本発明
方法を適用することができる。

〔発明の効果］ 上述の本発明方法では、素子形成部（２）の周囲、すな
わち複数の素子形成部間に、第１及び第２の溝（２３）
及び（２８）を設け、これら溝（２３）及び（２８）内
にそれぞれ第１及び第２の絶縁層（２４）及び（２９）
を埋込んで素子形成部（２）間の分離を行うので、その
分離が確実になされて、信頼性の向上をはかることがで
きる。そして、第２の溝（２８）は第１の溝（２３）間
に形成するものであり、第１の溝（２３）は、予めその
幅Ｗ及び間隔ｄをｗユｄとしたことによって、第２の溝
（２８）の幅は第１の溝（２３）とほぼ同程度となり、
共に比較的幅狭となることから、これら第１及び第２の
溝（２３）及び（２８）を埋込む絶縁層（２４）及び（
２９）は比較的薄く、したがってこれらをＣＶＤによっ
て形成するときはこれを短時間に形成することができ、
またこれら講（２３）及び（２８）が幅狭であることか
ら、埋込んだ第１及び第２の絶縁層（２４）及び（２８
）自体の表面は比較的平坦となる。したがってエッチハ
ックによる平坦化を行うに先立っての更に表面平坦化の
フォトレジスト層等の塗布を回避できるか、或いはその
厚さを充分薄くできることによってエッチハックの時間
短縮化もはかられ生産性の向上をはかることができる。

【図面の簡単な説明】

第１図Ａ−１は本発明による半導体装置の製造方法の一
例の各工程における路線的拡大断面図、第２図は従来方
法の説明Ｑこ供する半導体装置の路線的拡大断面図、第
３図Ａ〜［乙は従来方法の製造方法を示す各工程におｌ
る路線的拡大断面図である。 （２１）は半導体基体、（２３）及び（２８）は第１及
び第２の）問、（２４）及び（２つ）は第１及び第２の
絶縁層、（２７）は支持基板である。

Claims (1)

1. 【特許請求の範囲】 　半導体基体の一主面の素子形成部の周囲に互いにほぼ
   等しい幅及び間隔をもって複数本の第１の溝を配列形成
   する工程と、 上記半導体基体に上記第１の溝内を埋込んで全体的に第
   １の絶縁層を被着形成する工程と、この第１の絶縁層を
   その表面から平坦に除去して上記第１の溝内の埋込み絶
   縁層を互いに分離すると共に表面全体の平坦化を行う工
   程と、 上記半導体基体の上記平坦面に支持基板を貼合わせる工
   程と、 上記半導体基体を他の主面から上記第１の溝内の埋込み
   絶縁層の底面が露呈する位置まで平坦研磨する工程と、 上記半導体基体の上記第１の溝内の埋込み絶縁層間を所
   要の深さにエッチングして第２の溝を形成する工程と、 この第２の溝内を埋込んで全体的に第２の絶縁層を被着
   形成する工程と を有し、上記素子形成部が絶縁層によって囲まれた半導
   体装置を得ることを特徴とする半導体装置の製造方法。