JPH04152636A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体装置の製造方法に係り、特に５ＯＩ（Ｓｉｃｏｎ
　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ）構造のラテラルバイポー
ラトランジスタの製造方法に関し、 ベース領域の厚さを薄くすると共に、ベース抵抗を小さ
くし、また活性領域以外の領域を減少させて寄生容量を
低減することにより、高速性を向上させることができる
半導体装置の製造方法を提供することを目的とし、 第１導電型の半導体基板上に第１の絶縁層を形成した後
、前記第１の絶縁層及び前記半導体基板を選択的に異方
性エツチングして、凹部を形成する工程と、全面に第２
導電型のエピタキシャル層を成長させ、前記半導体基板
の前記凹部側面及び底面に単結晶シリコン層からなるベ
ース領域を形成すると共に、前記第１の絶縁層の上面及
び側面にポリシリコン層からなるベース引出し領域を前
記ベース領域に接続させて形成する工程と、全面にシリ
コン層を蒸着し、前記ベース領域上及び前記ベース引出
し領域上に第１及び第２のポリシリコン層をそれぞれ分
離して形成する工程と、前記凹部内に第２の絶縁層を埋
め込んで前記第２のポリシリコン層を覆った後、前記第
２のポリシリコン層にのみ第２導電型の不純物を添加し
て、ベース引出し電極を形成する工程と、前記ベース引
出し領域及び前記ベース引出し電極を所定の形状にパタ
ーニングした後、第３の絶縁層により前記半導体基板表
面を平坦化する工程と、前記半導体基板の平坦化した表
面と支持基板とを張り合わせ、半導体−絶縁層−支持基
板構造を形成する工程と、前記半導体基板裏面を研磨し
て前記凹部底面の前記ベース領域まで除去し、前記第１
のポリシリコン層を露出させると共に、前記凹部側面の
前記ベース領域を残存させる工程と、研磨によって露出
された前記半導体基板、前記凹部側面の前記ベース領域
及び前記第１のポリシリコン層上に、第４の絶縁層を形
成した後、前記第４の絶縁層に開口したコンタクト窓を
介して前記半導体基板及び前記第１のポリシリコン層に
第１導電型の不純物を添加して、コレクタ領域及びエミ
ッタ領域をそれぞれ形成する工程とを有するように構成
する。

［産業上の利用分野］ 本発明は半導体装置の製造方法に係り、特にＳｏ　１　
（５ｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏｒ）構造の
ラテラルバイポーラトランジスタの製造方法に関する。

［従来の技術］ 今日のＬＳＩ市場において、その殆どがシリコンを用い
たＬＳＩであり、その中で特に高速性が要求されるもの
がシリコンバイポーラトランジスタである。

従来技術によるシリコンバイポーラトランジスタの製造
方法を、第２図を用いて説明する。

例えばＰ＋型シリコン基板５２上にｎ＋型埋め込み層５
４を形成し、このｎ＋型埋込み層５４上にｎ−型コレク
タ層５６をエピタキシャル成長させる。このｎ−型コレ
クタ層５６表面にＬＯＧＯ３（Ｌｏｃａｌ　０ｘｉｄａ
ｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ）法によりフィールド
酸化膜５８を選択的に形成し、ｎ−型コレクタＩ’ｗ５
６を分離する。

そして素子分離領域のフィールド酸化膜５８領域にＰ“
型シリコン基板５２にまで達する深いＵ渭を設け、この
Ｕ溝内にシリコン酸化膜６０を介してポリシリコン層６
２を充填してＵカット・アイソレーションを形成する。

また、フィールド酸化膜５８によって分離されたｎ−型
コレクタ層５６にｎ型不純物を添加して、ｎ＋型埋込み
層５４に達するｎ１型コレクタ引出し領域６４を形成す
る。

次いで、例えばフォト・エピタキシャル法を用いて、全
面にエピタキシャル層を成長させ、活性化領域のｎ−型
コレクタ層５６上にＰ型車結晶シリコン層からなるＰ型
ベース領域６６を１．フィールド酸化膜５８上にＰ型ポ
リシリコン層からなるベース引出し領域６８をそれぞれ
形成する。続いて、このベース引出し領域６８を所定の
形状にバターニングした後、全面にシリコン酸化膜７０
を堆積する。

次いで、ｎ＋型コレクタ引出し領域６４及びＰ型ベース
領域６６上のシリコン酸化膜７０にコンタクト窓を開口
した後、これらのコンタクト窓上にｎ型不純物を添加し
たポリシリコン層からなるコレクタ引出し＠４極７２及
びエミッタ引出し電極７４を形成する。そしてエミッタ
引出し電極７４からの固層拡散法により、Ｐ型ベース領
域６６表面にｎ＋型エミッタ領域７６を形成する。

また、ベース引出し領域６８上のシリコン酸化膜７０に
コンタクト窓を開口した後、このコンタクト窓上にＰ型
不純物を添加したポリシリコン層からなるベース引出し
電極７８を形成する。

更に、これらエミッタ引出し電極７４、ベース引出し電
極７８及びコレクタ引出し電極７２上にＡｊ　（アルミ
ニウム）からなるエミッタ電極８０、ベース電極８２及
びコレクタ電極８４をそれぞれ形成する。

このようにして、シリコンバイポーラトランジスタが作
製される。

［発明が解決しようとするＢ題］ ところで、このようなシリコンバイポーラトランジスタ
を用いて回路を構成した場合、どのような容量成分が動
作遅延に効いているかをシミュレーションしたものを第
３図に示す。

このグラフから明らかなように、ベース・コレクタ間容
量成分がゲート遅延をもたらす大きな要因になっており
、コレクタ・基板間容量成分がこれに次いでいる。しか
も、これらの容量成分のゲート遅延時間に占める割合は
、ファンイン数の増大に件って大きくなっている。

従って、シリコンバイポーラトランジスタを用いた集積
回路の高速性を向上させるには、これらの寄生容量を低
減すること等が必要となる。また、こうした寄生容量の
低減のみならず、ベース領域の厚さを薄くしてキャリア
走行時間を短縮することや、またベース抵抗を小さくす
ることも、高速性の向上に寄与する。

しかしながら、上記従来の製造方法によるシリコンバイ
ポーラトランジスタにおいては、Ｐ型ベース領域６６と
ｎ−型コレクタ層５６との間のＰｎ１台面積を小さくす
ることに限界があるため、ベース・コレクタ間容量を低
減することが困難である。またｎ＋型埋め込み層５４と
Ｐ＋型シリコン基板５２との間のコレクタ・基板間容量
も、素子の構造上、その低減は困難である。

また、Ｐ型ベース領域６６をエピタキシャル成長により
形成することによってその厚さを薄くすることができる
が、その反面、Ｐ型ベース領域６６の外部ベース領域の
厚さ及びベース引出し領域６８の厚さも薄くなってベー
ス抵抗が増大する。

更に、素子の微細化に伴い、エミッタコンタクト抵抗が
増大する。

このような問題により、従来の製造方法によるシリコン
バイポーラ集積回路の回路動作の高速化は限界にきてい
る。

そこで本発明は、ベース領域の厚さを薄くすると共に、
ベース抵抗を小さくし、また活性領域以外の領域を減少
させて寄生容量を低減することにより、高速性を向上さ
せることができる半導体装置の製造方法を提供すること
を目的とする。

［課題を解決するための手段］ 上記課題は、第１導電型の半導体基板上に第１の絶縁層
を形成した後、前記第１の絶縁層及び前記半導体基板を
選択的に異方性エツチングして、凹部を形成する工程と
、全面に第２導電型のエピタキシャル層を成長させ、前
記半導体基板の前記凹部側面及び底面に単結晶シリコン
層からなるベース領域を形成すると共に、前記第１の絶
縁層の上面及び側面にポリシリコン層からなるベース引
出し領域を前記ベース領域に接続させて形成する工程と
、全面にシリコン層を蒸着し、前記ベース領域上及び前
記ベース引出し領域上に第１及び第２のポリシリコン層
をそれぞれ分離して形成する工程と、前記凹部内に第２
の絶縁層を埋め込んで前記第２のポリシリコン層を覆っ
た後、前記第２のポリシリコン層にのみ第２導電型の不
純物を添加して、ベース引出し電極を形成する工程と、
前記ベース引出し領域及び前記ベース引出し電極を所定
の形状にバターニングした後、第３の絶縁層により前記
半導体基板表面を平坦化する工程と、前記半導体基板の
平坦化した表面と支持基板とを張り合わせ、半導体−絶
縁層−支持基板４１１遺を形成する工程と、前記半導体
基板裏面を研磨して前記凹部底面の前記ベース領域まで
除去し、前記第１のポリシリコン層を露出させると共に
、前記凹部側面の前記ベース領域を残存させる工程と、
研磨によって露出された前記半導体基板、前記凹部側面
の前記ベース領域及び前記第１のポリシリコン層上に、
第４の絶縁層を形成した後、前記第４の絶縁層に開口し
たコンタクト窓を介して前記半導体基板及び前記第１の
ポリシリコン層に第１導電型の不純物を添加して、コレ
クタ領域及びエミッタ領域をそれぞれ形成する工程とを
有することを特徴とする半導体装置の製造方法 によって達成される。

［作　用コ 即ち本発明は、コレクタ領域となる半導体基板上の凹部
側面にエピタキシャル成長法によってベース領域を形成
すると共に、このベース領域の凹部内にエミッタ領域と
なるポリシリコン層を形成するため、このポリシリコン
層の厚さを制御することにより、エミッタ領域及びベー
ス領域の接合部とベース領域及びコレクタ領域の接合部
とをずれなく相対して形成することができる。このため
、ベース領域とコレクタ領域との接合部が全て活性領域
となり、活性領域以外のベース・コレクタ接合部をなく
すことができ、従ってベース・コレクタ間容量を大幅に
低減することができる。

また、半導体−絶縁層−支持基板というＳＯＩ構造を形
成するため、コレクタ・基板間容量も大幅に低減するこ
とができる。

また、エピタキシャル成長法によってベース領域を形成
するため、その厚さを高精度に制御することかでき、従
ってその厚さを十分に薄くしてキャリア走行時間を短縮
することができる。

また、ベース引出し領域上に形成するベース引出し電極
の厚さや添加する不純物の濃度を制御することにより、
その低抵抗化を図ることができるため、ベース抵抗を減
少することができる。

また、異方性エツチングによって形成する凹部の大きさ
及び形状を制御することにより、エミッタ領域とベース
領域との接合面積とは無関係に、凹部内に形成される第
１のポリシリコン層、即ちエミッタ領域の大きさ及び形
状を制御することができるため、エミッタコンタクト抵
抗の増大を防止することができる。

これらにより、バイポーラ集積回路の回路動作を高速化
することができる。

［実施例］ 以下、本発明を図示する実施例に基づいてＪ４：体的に
説明する。

第１図は本発明の一実施例による半導体装置の製造方法
を示す工程図である。

ｎ−型シリコン基板２表面の所定の位置に十分に深い溝
を設け、この溝内に例えばシリコン酸化膜を介してポリ
シリコン層を充填して素子分離領域を形成する（図示せ
ず）、そしてＣＶＤ（Ｃｈｅｎｉｃａｌ　Ｖａｐｏｒ　
Ｄｅｐｏｓｉｔｉｏｎ　）法を用いて、シリコン酸化１
！ｌ！４を全面に堆積する。続いて、所定の形状にパタ
ーニングしたレジスタをマスクとし、素子領域内のシリ
コン酸化膜４及びｎ−型シリコン基板２を選択的に異方
性エツチングして、凹部６を形成する。

続いて、エピタキシャル成長法により、全面にＰ型シリ
コン基板を堆積する。これにより、ｎ型シリコン基板２
の露出している凹部６側面及び底面にρ型単結晶シリコ
ン層からなるベース領域８が形成されると共に、シリコ
ン酸化膜４上面及びシリコン酸化Ｍ４の凹部６ｆｌｌ！
１面にＰ型ポリシリコン層からなるベース引出し領域１
０が形成される。勿論、このときベース領域８とベース
引出し領域１０とは互いに接続している（第１図（ａ）
参照）。

次いで、蒸着法により、全面にポリシリコン層を堆積す
る。ポリシリコン層の蒸着は、水平面と垂直面とのデポ
ジション・レートが大きく興なるため、凹部６側面には
殆どポリシリコン層の堆積はない、このため、凹部６底
面のベース領域８上及びベース引出し領域１０上面に、
ポリシリ７ン層１２．１４がそれぞれ分離して形成され
る。なお、゛このときの凹部６底面のベース領域８上の
ポリシリコン層１２の厚さは、凹部６側面のベース領域
８の高さとほぼ同等になるように制御する（第１図（ｂ
）参照）。

次いで、流動性の高い絶縁膜、例えば５ＯＧ（５ｐｉｎ
−Ｏｎ−Ｇｌａｓｓ　）膜１６を塗布して、凹部６を埋
め込んでしまう、これにより、ポリシリコン層１２．１
４は互いに絶縁される。続いて、アクセプタとなる不純
物、例えばＢ（ボロン）を低エネルギーで全面にイオン
注入し、ベース引出し領域１０上面のポリシリコン層１
４をＰ型導電化してベース引出し電極１４ａを形成する
。このとき、不純物注入エネルギーを低く制御している
ため、ＳＯＧ！！！１６によって覆われたポリシリコン
層１２にＰ型不純物が注入されることはない（第１図＜
ｃ＞＊照）。

次いで、ベース引出し領域１０及びベース引出し電極１
４ａを所定の形状にパターニングした後（図示せず）、
例えばＳＯＧ膜１８を全面に塗布することにより、表面
の平坦化を行なう（第１図（ｄ）多照）。

次いで、ＳＯＧ膜１８によって表面を平坦化したｎ−型
シリコン基板２と、表面にシリコン酸化膜２０を形成し
た別のシリコン基板２２とを、第１図（ｅ）に示すよう
に張り合わせる。これにより、支持基板としてのシリコ
ン基板２２上にシリコン酸化膜２０等の絶縁層を介して
素子形成層としてのｎ−型シリコン基板２が設けられた
ＳＯＩ構造が形成される（第１図（ｆ）参照）。

次いで、ｎ−型シリコン基板２裏面を研磨する。

このとき、凹部６底面のベース領域８まで除去し、ポリ
シリコン層１２表面を露出させるところで研磨を終了さ
せる。これにより、凹部６側面のベース領域８が、ｎ−
型シリコン基板２とポリシリコン層１２とに挟まれて残
存する（第１図（ｇ）参照）。

次いで、研磨によって露出されたｎ−型シリコン基板２
、ポリシリコン層１２及びこれらに挟まれたベース領域
８上に、シリコン酸化膜２４を形成する。そしてｎ−型
シリコン基板２及びポリシリコン層１２上のシリコン酸
化！！！２４にそれぞれコンタクト窓を開口した後、こ
れらのコンタクト窓を介してｎ−型シリコン基板２及び
ポリシリコン層１２に例えばＡｓ＋イオンを注入しアニ
ール処理を行ない、コレクタ領域２ａ及びエミッタ領域
１２ａをそれぞれ形成する。

このとき、ｎ−型シリコン基板２上のコンタクト窓から
ベース領域８との境界面までの距離、イオン注入の条件
、アニール処理条件等を制御することにより、コンタク
ト領域２ａは、ベース領域８との接合部から０．３μｍ
程度までｎ−型領域を残してその余をｎ＋型領領域する
。また、同様の制御により、エミッタ領域１２ａは、ベ
ース領域８との接合部までｎ＋型領領域する。

続いて、全面にポリシリコン層を堆積した後、所定の形
状にパターニングして、コンタクト窓を介してコレクタ
領域２ａ及びエミッタ領域１２ａに接続するコレクタ電
ｆｉ２６及びエミッタ電極２８をそれぞれ形成する（第
１図（ｈ）参照）。

次ぎに、全面にシリコン窒化膜を堆積して所定の形状に
パターニングした後、そのシリコン窒化膜をマスクとし
てシリコン酸化膜２４、コレクタ領域２ａ及びシリコン
酸化膜４を選択的にエツチング除去する。そして露出し
なコレクタ領域２ａ側面を熱酸化してシリコン酸化膜３
０を形成した後、再びシリコン窒化膜をマスクとするＲ
ＩＥ（Ｒｅａｃｔｉｖｅ　Ｊｏｎ　Ｅｔｃｈｉｎｇ）に
より、ベース引出し電極１４ａに達するまでエツチング
を行ない、コンタクト窓を形成する。

続いて、シリコン窒化膜を除去した後、全面にポリシリ
コン層を堆積し、所定の形状にバタ一二ングすることに
より、このコンタクト窓を介してベース引出し領域１０
、ベース引出し電極１４ａに接続するベース電極３２を
形成する（第１図（ｉ）参照）。

次いで、図示しないが、全面に眉間絶縁膜を堆積し、更
にエミッタｔ［ｉ２８、ベース電極３２及びコレクタ電
極２６の外部配線を施し、ＳＯＩ梢遣のラテラルバイポ
ーラトランジスタを完成させる。

このように本実施例によれば、ベース領域８がエピタキ
シャル成長法によって形成されるため、その厚さを高精
度に制御することができ、従ってその厚さを十分に薄く
することによりキャリア走行時間を短縮することができ
る。

また、このエピタキシャル成長法によってコレクタ領域
２ａとなるｎ−型シリコン基板２の凹部６側面にベース
領域８が形成され、このベース領域８の凹部６内にポリ
シリコン層１２、即ちエミッタ領域１２ａが形成される
ため、ポリシリコン層１２の厚さを制御することにより
、エミッタ領域１２ａ及びベース領域８の接合部とベー
ス領域８及びコレクタ領域２ａの接合部とをずれなく相
対して形成することができる。このため、ベース領域８
とコレクタ領域２ａとの接合部が全て活性領域となり、
活性領域以外のいわゆる外部ベース領域と呼ばれるベー
ス・コレクタ接合部をなくすことができ、従ってベース
・コレクタ間容量を大幅に低減することができる。

また、ベース引出し領域１０上に形成されたベース引出
し電極１４ａの厚さや添加する不純物の濃度を制御する
ことにより、その低抵抗化を図ることができるため、ベ
ース抵抗を減少することができる。

また、異方性エツチングによって形成する凹部６の大き
さ及び形状を制御することにより、エミッタ領域１２ａ
とベース領域８との接合面積とは無関係に、凹部６内に
形成されるポリシリコン層１２、即ちエミッタ領域１２
ａの大きさ及び形状を制御することができるため、エミ
ッタコンタクト抵抗の増大を防止することができる。

また、張り合わせ法によってｓｏｒ＠遣を形成し、コレ
クタ領域２ａ下にはシリコン酸化膜４が設けられ、エミ
ッタ領域１２ａ下にはＳＯＧ膜１６が設けられているな
め、コレクタ・基板間寄生容量等を大幅に低減すること
ができる。

そしてこれらの効果により、バイポーラ集積回路の回路
動作を高速化することができる。

なお、上記実施例において、ｎ−型シリコン基板２上に
シリコン酸化膜４を堆積する前に、ベース領域電極形成
予定領域に凹部６の深さよりも深い溝を予め設ける工程
を入れてもよい、そしてシリコン酸化膜４を堆積する際
にこの溝にシリコン酸化膜４を充填しておく。

これにより、張り合わせによるＳｏｌ構遠構成形成後磨
において、コレクタ領域２ａとなるｎ型シリコン基板２
は上記溝に充填されたシリコン酸化！１！４により分離
され、後の工程でベース電極３２を形成する際に、コレ
クタ領域２ａとの接触を防止するためにシリコン酸化膜
３０を形成する必要もなく、容易にコンタクト窓を形成
することができる。

［発明の効果コ 以上のように本発明によれば、エピタキシャル成長法に
よってベース領域を形成するため、その厚さが十分に薄
くなるように高精度に制御してキャリア走行時間を短縮
することができ、またエミッタ領域となるポリシリコン
層の厚さを制御することにより、ベース領域及びコレク
タ領域の接合部とエミッタ領域及びベース領域の接合部
とをずれなく相対して形成することができるため、ベー
ス領域とコレクタ領域との接合部を全て活性領域とする
ことができ、従ってこの活性領域以外のベース・コレク
タ接合部をなくしてベース・コレクタ間容量を大幅に低
減することができ、またＳＯＩ梢造構造成することによ
り、コレクタ・基板間容量等を大幅に低減することがで
き、またベース引出し領域上に厚さや不純物濃度を制御
したベース引出し電極を形成することにより、ベース抵
抗を減少することができ、更に異方性エツチングによっ
て形成する凹部の大きさ及び形状を制御することにより
、凹部内に形成されるエミッタ領域の大きさ及び形状を
制御することができるため、エミッタコンタクト抵抗の
増大を防止することができる。

これらにより、半導体装置の高速性を向上させることが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＳｏｌラテラルバイポ
ーラトランジスタの製造方法を示す工程図、 第２図は従来のバイポーラトランジスタの製造方法を示
す工程断面図、 第３図はバイポーラトランジスタを用いた回路の特性を
示すグラフである。 図において、 ２・・・・・・ｎ−型シリコン基板、 ２ａ・・・・・・コレクタ領域、 ４．２４．３ｏ・・・・・・シリコン酸化膜、６・・・
・・・凹部、 ８・・・・・・ベース領域、 １０・・・・・・ベース引出し領域、 １２．１４・・・山ポリシリコン層、 １２ａエミツタ領域、 １４ａ・・・・・・ベース引出し電極、１６．１８−旧
・・Ｓ　ＯＧ膜、 ２０・・・・・・シリコン酸化膜、 ２２・・・・・・シリコン基板、 ２６・・・・・・コレクタ電極、 ２８・・・・・・エミッタ電極、 ３２・・・・・・ベース電極、 ５２・・・・・・Ｐ＋型シリコン基板、５４・・・・・
・ｎ＋型埋め込み層、 ５６・・・・・・ｎ−型コレクタ層、 ５８・・・・・・フィールド酸化膜、 ６０．７０・・・・・・シリコン酸化膜、６２・・・・
・・ポリシリコン層、 ６４・・−・・・ｎ１型コレクタ引出し領域、６６・・
・・・・Ｐ型ベース領域、 ６８・・・・・・ベース引出し領域、 ７２・・・・・・コレクタ引出し電極、７４・・・・・
・エミッタ引出し電極、７６・・・・・・ｎ＋型エミッ
タ領域、７８・・・・・・ベース引出し電極、 ８０・・・・・・エミッタ電極、 ８２・・・；・・ベース電極、 ８４・・・・・・コレクタ電極。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板上に第１の絶縁層を形成し
   た後、前記第１の絶縁層及び前記半導体基板を選択的に
   異方性エッチングして、凹部を形成する工程と、 全面に第２導電型のエピタキシャル層を成長させ、前記
   半導体基板の前記凹部側面及び底面に単結晶シリコン層
   からなるベース領域を形成すると共に、前記第１の絶縁
   層の上面及び側面にポリシリコン層からなるベース引出
   し領域を前記ベース領域に接続させて形成する工程と、 全面にシリコン層を蒸着し、前記ベース領域上及び前記
   ベース引出し領域上に第１及び第２のポリシリコン層を
   それぞれ分離して形成する工程と、前記凹部内に第２の
   絶縁層を埋め込んで前記第２のポリシリコン層を覆つた
   後、前記第２のポリシリコン層にのみ第２導電型の不純
   物を添加して、ベース引出し電極を形成する工程と、 前記ベース引出し領域及び前記ベース引出し電極を所定
   の形状にパターニングした後、第３の絶縁層により前記
   半導体基板表面を平坦化する工程と、 前記半導体基板の平坦化した表面と支持基板とを張り合
   わせ、半導体−絶縁層−支持基板構造を形成する工程と
   、 前記半導体基板裏面を研磨して前記凹部底面の前記ベー
   ス領域まで除去し、前記第１のポリシリコン層を露出さ
   せると共に、前記凹部側面の前記ベース領域を残存させ
   る工程と、 研磨によつて露出された前記半導体基板、前記凹部側面
   の前記ベース領域及び前記第１のポリシリコン層上に、
   第４の絶縁層を形成した後、前記第４の絶縁層に開口し
   たコンタクト窓を介して前記半導体基板及び前記第１の
   ポリシリコン層に第１導電型の不純物を添加して、コレ
   クタ領域及びエミッタ領域をそれぞれ形成する工程と を有することを特徴とする半導体装置の製造方法。