JPS6331938B2 - - Google Patents
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- JPS6331938B2 JPS6331938B2 JP55079092A JP7909280A JPS6331938B2 JP S6331938 B2 JPS6331938 B2 JP S6331938B2 JP 55079092 A JP55079092 A JP 55079092A JP 7909280 A JP7909280 A JP 7909280A JP S6331938 B2 JPS6331938 B2 JP S6331938B2
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- Japan
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- semiconductor substrate
- layer
- epitaxial layer
- metal wiring
- oxide film
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- 239000004065 semiconductor Substances 0.000 claims description 37
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 23
- 239000012535 impurity Substances 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は、半導体装置およびその製造方法に
関するものである。
関するものである。
従来の半導体装置を第１図に示す。この図にお
いて、１は半導体基板、２はチヤンネルストツパ
拡散領域、３はフイールド酸化膜、４はソース・
ドレイン拡散層、５はゲート酸化膜、６はゲート
電極および金属配線である。
いて、１は半導体基板、２はチヤンネルストツパ
拡散領域、３はフイールド酸化膜、４はソース・
ドレイン拡散層、５はゲート酸化膜、６はゲート
電極および金属配線である。
しかるに、このような半導体装置では、チツプ
面積上に占める配線面積が大きくなるので、配線
部分のために集積回路チツプの面積が大きくなつ
てしまう問題がある。
面積上に占める配線面積が大きくなるので、配線
部分のために集積回路チツプの面積が大きくなつ
てしまう問題がある。
これに対して、シリコンゲート型のデバイスで
使用されているように、金属配線とポリシリコン
（または高融点金属）の２層配線も実用化されて
いるが、これは、半導体基板の上に配線を重ね合
わせていくだけであつた。
使用されているように、金属配線とポリシリコン
（または高融点金属）の２層配線も実用化されて
いるが、これは、半導体基板の上に配線を重ね合
わせていくだけであつた。
また、半導体基板中に拡散層で配線を形成する
ことも行われているが、これは、集積密度の向上
に伴い拡散の深さが浅くなり、その層抵抗が高く
なる傾向にあるので、配線抵抗を小さくすること
が困難であつた。
ことも行われているが、これは、集積密度の向上
に伴い拡散の深さが浅くなり、その層抵抗が高く
なる傾向にあるので、配線抵抗を小さくすること
が困難であつた。
この発明は上記の点に鑑みなされたもので、集
積回路のより一層の高集積化を可能にするととも
に、配線抵抗および配線容量を小さくすることの
できる半導体装置およびその製造方法を提供する
ことを目的とする。
積回路のより一層の高集積化を可能にするととも
に、配線抵抗および配線容量を小さくすることの
できる半導体装置およびその製造方法を提供する
ことを目的とする。
以下この発明の実施例を、アルミゲートMOS
型集積回路を例にとり図面を参照して説明する。
型集積回路を例にとり図面を参照して説明する。
第２図はこの発明の半導体装置の実施例を示す
断面図である。この図において、１１は半導体基
板で、その表面側内部には、所定距離離間して一
対、チヤンネルストツパ拡散層１２が形成され
る。このチヤンネルストツパ拡散層１２内には、
酸化膜１３でくるんで（底部および側部をくるん
で）埋込金属配線層１４が各々形成される。この
ようにしてチヤンネルストツパ拡散層１２と埋込
金属配線層１４を形成した半導体基板１１上には
エピタキシヤル層１５が形成される。また、各埋
込金属配線層１４上には、上記エピタキシヤル層
１５を選択酸化することによりフイールド酸化膜
１６が形成される。さらに、エピタキシヤル層１
５と半導体基板１１内には、所定距離離間して、
かつ上記埋込金属配線層１４各々に接触してソー
ス・ドレイン拡散層１７（不純物拡散領域）が形
成される。このソース・ドレイン拡散層１７間の
エピタキシヤル層１５上にはゲート酸化膜１８が
薄く、また他の領域上においては酸化膜１９が厚
く形成される。そして、この酸化膜１８，１９上
には、ゲート電極およびその配線となるAl金属
層２０が形成される。
断面図である。この図において、１１は半導体基
板で、その表面側内部には、所定距離離間して一
対、チヤンネルストツパ拡散層１２が形成され
る。このチヤンネルストツパ拡散層１２内には、
酸化膜１３でくるんで（底部および側部をくるん
で）埋込金属配線層１４が各々形成される。この
ようにしてチヤンネルストツパ拡散層１２と埋込
金属配線層１４を形成した半導体基板１１上には
エピタキシヤル層１５が形成される。また、各埋
込金属配線層１４上には、上記エピタキシヤル層
１５を選択酸化することによりフイールド酸化膜
１６が形成される。さらに、エピタキシヤル層１
５と半導体基板１１内には、所定距離離間して、
かつ上記埋込金属配線層１４各々に接触してソー
ス・ドレイン拡散層１７（不純物拡散領域）が形
成される。このソース・ドレイン拡散層１７間の
エピタキシヤル層１５上にはゲート酸化膜１８が
薄く、また他の領域上においては酸化膜１９が厚
く形成される。そして、この酸化膜１８，１９上
には、ゲート電極およびその配線となるAl金属
層２０が形成される。
以上のような半導体装置は第３図に示すように
して製造される。ただし、第２図の半導体装置の
ソース側およびドレイン側が同一であるから、第
３図においてはソース・ドレインの一方側につい
てのみ示してある。
して製造される。ただし、第２図の半導体装置の
ソース側およびドレイン側が同一であるから、第
３図においてはソース・ドレインの一方側につい
てのみ示してある。
第３図において、１１は半導体基板であり、ま
ずこの半導体基板１１の表面側所定位置に溝２１
を形成する。（第３図ａ参照） 次に、イオン打込みなどにより、溝２１底部の
半導体基板１１内にチヤンネルストツパ拡散層１
２を形成する。さらに、熱酸化を行うことによ
り、溝２１内面を含む半導体基板１１の表面に酸
化膜１３を形成する。（第３図ｂ参照） しかる後、モリブデンなどの高融点金属を半導
体基板１１に蒸着またはスパツタ法などで付着さ
せる一方、不要部分の高融点金属および酸化膜１
３をエツチング除去する。これにより、溝２１内
に酸化膜１３でくるまれて高融点金属からなる埋
込金属配線層１４が形成される。（第３図ｃ参照） 次に、シリコンをエピタキシヤル成長させるこ
とによつて、半導体基板１１上の全面にエピタキ
シヤル層１５を形成する。この時、埋込金属配線
層１４上においては、シリコンが多結晶化する。
また、エピタキシヤル成長は、ポリシリコンをデ
ポジシヨンした後、レーザーアニール法によつて
行えば、配線層１４としての金属の飛散を防止で
きる。（第３図ｄ参照） 次に、エピタキシヤル層１５を選択酸化するこ
とにより、埋込金属配線１４上にフイールド酸化
膜１６を形成する。（第３図ｅ参照） 次いで、半導体基板１１上の全面に酸化膜１９
１を形成した後、この酸化膜１９1にソース・ドレ
イン拡散領域にて穴２２をあける。（第３図ｆ参
照） そして、その状態で不純物拡散を行うことによ
り、エピタキシヤル層１５と半導体基板１１内に
上記埋込金属配線層１４と接触してソース・ドレ
イン拡散層１７を形成する。この時、ソース・ド
レイン拡散層１７上には酸化膜１９2が形成され
る。（第３図ｇ参照） しかる後は、ゲート領域の酸化膜１９1を除去
してそこにゲート酸化膜を薄く形成し、さらにゲ
ート電極およびその配線となるAl金属層を形成
する。
ずこの半導体基板１１の表面側所定位置に溝２１
を形成する。（第３図ａ参照） 次に、イオン打込みなどにより、溝２１底部の
半導体基板１１内にチヤンネルストツパ拡散層１
２を形成する。さらに、熱酸化を行うことによ
り、溝２１内面を含む半導体基板１１の表面に酸
化膜１３を形成する。（第３図ｂ参照） しかる後、モリブデンなどの高融点金属を半導
体基板１１に蒸着またはスパツタ法などで付着さ
せる一方、不要部分の高融点金属および酸化膜１
３をエツチング除去する。これにより、溝２１内
に酸化膜１３でくるまれて高融点金属からなる埋
込金属配線層１４が形成される。（第３図ｃ参照） 次に、シリコンをエピタキシヤル成長させるこ
とによつて、半導体基板１１上の全面にエピタキ
シヤル層１５を形成する。この時、埋込金属配線
層１４上においては、シリコンが多結晶化する。
また、エピタキシヤル成長は、ポリシリコンをデ
ポジシヨンした後、レーザーアニール法によつて
行えば、配線層１４としての金属の飛散を防止で
きる。（第３図ｄ参照） 次に、エピタキシヤル層１５を選択酸化するこ
とにより、埋込金属配線１４上にフイールド酸化
膜１６を形成する。（第３図ｅ参照） 次いで、半導体基板１１上の全面に酸化膜１９
１を形成した後、この酸化膜１９1にソース・ドレ
イン拡散領域にて穴２２をあける。（第３図ｆ参
照） そして、その状態で不純物拡散を行うことによ
り、エピタキシヤル層１５と半導体基板１１内に
上記埋込金属配線層１４と接触してソース・ドレ
イン拡散層１７を形成する。この時、ソース・ド
レイン拡散層１７上には酸化膜１９2が形成され
る。（第３図ｇ参照） しかる後は、ゲート領域の酸化膜１９1を除去
してそこにゲート酸化膜を薄く形成し、さらにゲ
ート電極およびその配線となるAl金属層を形成
する。
以上の実施例から明らかなように、この発明で
は、フイールド領域の半導体基板内に埋込金属配
線層を形成する。したがつて、従来使用されてい
なかつたフイールド領域の下を有効に利用して集
積回路のより一層の高集積化を可能にするととも
に、配線抵抗および配線容量が、拡散層からなる
配線に比較して大幅に小さくなり、デバイスの高
速動作が可能となる。さらに、多層配線を行う場
合にも好都合となる。
は、フイールド領域の半導体基板内に埋込金属配
線層を形成する。したがつて、従来使用されてい
なかつたフイールド領域の下を有効に利用して集
積回路のより一層の高集積化を可能にするととも
に、配線抵抗および配線容量が、拡散層からなる
配線に比較して大幅に小さくなり、デバイスの高
速動作が可能となる。さらに、多層配線を行う場
合にも好都合となる。
また、フイールド領域に埋込金属配線層を形成
することで、たとえば実効的に寄生MOSのチヤ
ンネル長が長くなるので、素子間分離も容易かつ
確実になる。その結果フイールド領域に厚い酸化
膜を必要とせず、平らな表面が得られるようにも
なる。
することで、たとえば実効的に寄生MOSのチヤ
ンネル長が長くなるので、素子間分離も容易かつ
確実になる。その結果フイールド領域に厚い酸化
膜を必要とせず、平らな表面が得られるようにも
なる。
さらに、この発明では、埋込金属配線層と不純
物拡散領域とを接触させるもので、したがつて不
純物拡散領域と平行に埋込金属配線層を形成すれ
ば、拡散領域の抵抗を等価的に大幅に小さくする
ことが可能となる。
物拡散領域とを接触させるもので、したがつて不
純物拡散領域と平行に埋込金属配線層を形成すれ
ば、拡散領域の抵抗を等価的に大幅に小さくする
ことが可能となる。
なお、実施例では、アルミゲートMOS型集積
回路を例として説明したが、この発明はこれに留
まるものでなく、シリコンゲートMOS、バイポ
ーラ型集積回路などに適用可能である。
回路を例として説明したが、この発明はこれに留
まるものでなく、シリコンゲートMOS、バイポ
ーラ型集積回路などに適用可能である。
第１図は従来の半導体装置を示す断面図、第２
図および第３図はこの発明の半導体装置およびそ
の製造方法の実施例を説明するための図で、第２
図は半導体装置の断面図、第３図は第２図装置の
製造方法を工程順に示す断面図である。 １１……半導体基板、１３……酸化膜、１４…
…埋込金属配線層、１５……エピタキシヤル層、
１６……フイールド酸化膜、１７……ソース・ド
レイン拡散層、２１……溝。
図および第３図はこの発明の半導体装置およびそ
の製造方法の実施例を説明するための図で、第２
図は半導体装置の断面図、第３図は第２図装置の
製造方法を工程順に示す断面図である。 １１……半導体基板、１３……酸化膜、１４…
…埋込金属配線層、１５……エピタキシヤル層、
１６……フイールド酸化膜、１７……ソース・ド
レイン拡散層、２１……溝。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、この半導体基板上に成長させ
たエピタキシヤル層と、このエピタキシヤル層表
面より拡散形成された不純物拡散領域とを有する
半導体装置において、エピタキシヤル層に厚い酸
化膜が形成されるフイールド領域の上記半導体基
板中に、酸化膜にくるまれた埋込金属配線層を有
し、かつこの埋込金属配線層に接触して上記不純
物拡散領域が形成されたことを特徴とする半導体
装置。 ２ 半導体基板に溝を形成する工程と、溝を形成
した半導体基板を酸化する工程と、この工程を経
た半導体基板に金属を付着させる工程と、選択エ
ツチングを行つて上記金属を上記溝内に残すこと
により、その金属からなる埋込金属配線層を形成
する工程と、半導体基板上の全面にエピタキシヤ
ル層を形成する工程と、上記配線層上のフイール
ド部分のエピタキシヤル層を選択的に酸化する工
程と、上記半導体基板中の埋込金属配線層に接触
して不純物拡散領域を上記エピタキシヤル層およ
び半導体基板内に不純物拡散により形成する工程
とを具備してなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7909280A JPS575346A (en) | 1980-06-13 | 1980-06-13 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7909280A JPS575346A (en) | 1980-06-13 | 1980-06-13 | Semiconductor device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS575346A JPS575346A (en) | 1982-01-12 |
| JPS6331938B2 true JPS6331938B2 (ja) | 1988-06-27 |
Family
ID=13680235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7909280A Granted JPS575346A (en) | 1980-06-13 | 1980-06-13 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS575346A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4503451A (en) * | 1982-07-30 | 1985-03-05 | Motorola, Inc. | Low resistance buried power bus for integrated circuits |
| JPS5934663A (ja) * | 1982-08-21 | 1984-02-25 | Mitsubishi Electric Corp | Ｍｉｓ電界効果型トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841683A (ja) * | 1971-09-27 | 1973-06-18 |
-
1980
- 1980-06-13 JP JP7909280A patent/JPS575346A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841683A (ja) * | 1971-09-27 | 1973-06-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS575346A (en) | 1982-01-12 |
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