JPH04333257A - 誘電体分離ウエハの製造方法 - Google Patents
誘電体分離ウエハの製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置等に用いる
半導体材料からなるウエハであって、ウエハ面が誘電体
膜により電気的に相互に絶縁された複数個の半導体領域
に分離される誘電体分離ウエハおよびその製造方法に関
する。
半導体材料からなるウエハであって、ウエハ面が誘電体
膜により電気的に相互に絶縁された複数個の半導体領域
に分離される誘電体分離ウエハおよびその製造方法に関
する。
【０００２】
【従来の技術】よく知られているように上述の集積回路
装置等ではバイポーラ形，ＭＯＳ形，ＢｉＭＯＳ形等の
いかんに関せず、それを構成する半導体素子ないしは回
路要素の相互間の動作干渉を避けるためそれ用のウエハ
の内部を複数個の半導体領域に電位的ないし電気的に分
離して、回路要素をこれら半導体領域に振り分けて作り
込むのが通常である。かかる分離手段としては周知の接
合分離法が一般的であるが、半導体領域相互間が逆バイ
アス状態のｐｎ接合により電位的に分離されているだけ
なので回路要素間の動作干渉を完全には防止できず、か
つ寄生トランジスタ効果等により思わぬ動作上のトラブ
ルが発生することがあるので回路要素をある最低限以上
に相互に離間させて配置する必要がある。
装置等ではバイポーラ形，ＭＯＳ形，ＢｉＭＯＳ形等の
いかんに関せず、それを構成する半導体素子ないしは回
路要素の相互間の動作干渉を避けるためそれ用のウエハ
の内部を複数個の半導体領域に電位的ないし電気的に分
離して、回路要素をこれら半導体領域に振り分けて作り
込むのが通常である。かかる分離手段としては周知の接
合分離法が一般的であるが、半導体領域相互間が逆バイ
アス状態のｐｎ接合により電位的に分離されているだけ
なので回路要素間の動作干渉を完全には防止できず、か
つ寄生トランジスタ効果等により思わぬ動作上のトラブ
ルが発生することがあるので回路要素をある最低限以上
に相互に離間させて配置する必要がある。
【０００３】これに対し、誘電体分離法は誘電体膜によ
り半導体領域相互間を電気的に絶縁するもので、電位分
離ではなく絶縁分離なので回路要素間の動作干渉がほと
んど起こらず、しかも回路要素を密接配置できるので高
集積化に適する利点がある。このため、誘電体分離ウエ
ハは接合分離ウエハより高価につくが、クロストークの
ない高性能回路や高周波回路に利用される。本発明はこ
の誘電体分離法によるウエハに関するものである。
り半導体領域相互間を電気的に絶縁するもので、電位分
離ではなく絶縁分離なので回路要素間の動作干渉がほと
んど起こらず、しかも回路要素を密接配置できるので高
集積化に適する利点がある。このため、誘電体分離ウエ
ハは接合分離ウエハより高価につくが、クロストークの
ない高性能回路や高周波回路に利用される。本発明はこ
の誘電体分離法によるウエハに関するものである。
【０００４】かかる誘電体分離ウエハとしては、多結晶
シリコンからなるウエハの基体の上に酸化シリコン膜や
窒化シリコン膜や両者の複合膜等からなる誘電体膜を介
して島状の単結晶シリコンからなる半導体領域を複数個
担持した構造のものがかなり以前から知られている。
シリコンからなるウエハの基体の上に酸化シリコン膜や
窒化シリコン膜や両者の複合膜等からなる誘電体膜を介
して島状の単結晶シリコンからなる半導体領域を複数個
担持した構造のものがかなり以前から知られている。
【０００５】このように半導体領域を多結晶シリコンに
担持させる誘電体分離構造のウエハの製造方法としては
、米国特許第３５３４２３４ 号， 第３６４８１２５
号， 第３９７０４８６ 号等に記載されているよう
に、単結晶シリコンのウエハの一面にＶ形溝を枠状パタ
ーンで掘り込んだ後に溝面を含めて誘電体膜で覆い、か
つその上にＣＶＤ法等により多結晶シリコンを堆積させ
て溝を埋めるとともにこれを所望の厚みに成長させ、さ
らに単結晶シリコンウエハを他面側から溝内の多結晶シ
リコンが露出するまで研磨することにより、これを多結
晶シリコンにより誘電体膜を介して担持された島状の半
導体領域に分離する。さらに、溝を矩形断面に形成する
方法が米国特許第３９６６５７７ 号等に開示されてお
り、米国特許第３９７９７６５ 号には矩形溝を絶縁材
料で埋める方法が開示されている。
担持させる誘電体分離構造のウエハの製造方法としては
、米国特許第３５３４２３４ 号， 第３６４８１２５
号， 第３９７０４８６ 号等に記載されているよう
に、単結晶シリコンのウエハの一面にＶ形溝を枠状パタ
ーンで掘り込んだ後に溝面を含めて誘電体膜で覆い、か
つその上にＣＶＤ法等により多結晶シリコンを堆積させ
て溝を埋めるとともにこれを所望の厚みに成長させ、さ
らに単結晶シリコンウエハを他面側から溝内の多結晶シ
リコンが露出するまで研磨することにより、これを多結
晶シリコンにより誘電体膜を介して担持された島状の半
導体領域に分離する。さらに、溝を矩形断面に形成する
方法が米国特許第３９６６５７７ 号等に開示されてお
り、米国特許第３９７９７６５ 号には矩形溝を絶縁材
料で埋める方法が開示されている。
【０００６】また最近では単結晶シリコン基板の接合技
術が実用化段階に達したので、これにトレンチ溝をリア
クティブイオンエッチング法により切る技術を組み合わ
せて誘電体分離ウエハを構成できる。基板間の接合は古
くは特公昭第３９−１７８６９号公報に開示があり以前
から注目されていたものの実用化に至らなかったが、接
合面の鏡面研磨と清浄化技術の進歩により実用化が可能
になったものである。
術が実用化段階に達したので、これにトレンチ溝をリア
クティブイオンエッチング法により切る技術を組み合わ
せて誘電体分離ウエハを構成できる。基板間の接合は古
くは特公昭第３９−１７８６９号公報に開示があり以前
から注目されていたものの実用化に至らなかったが、接
合面の鏡面研磨と清浄化技術の進歩により実用化が可能
になったものである。
【０００７】この基板接合形の誘電体分離法では、２枚
のシリコン基板を酸化シリコン膜を介し相互に接合した
上で一方を所望の厚みにまで研磨し、かつその表面から
狭いトレンチ溝を枠状のパターンで接合面の酸化シリコ
ン膜に達するまで掘り込み、さらに溝面を含めて誘電体
膜により覆いかつ溝を多結晶シリコンにより埋めた後に
この一方の基板上の多結晶シリコンと誘電体膜を除去す
ることにより、一方の基板が他方の基板からは酸化シリ
コン膜で絶縁されかつ相互間が誘電体膜で分離された複
数個の半導体領域に分割される。
のシリコン基板を酸化シリコン膜を介し相互に接合した
上で一方を所望の厚みにまで研磨し、かつその表面から
狭いトレンチ溝を枠状のパターンで接合面の酸化シリコ
ン膜に達するまで掘り込み、さらに溝面を含めて誘電体
膜により覆いかつ溝を多結晶シリコンにより埋めた後に
この一方の基板上の多結晶シリコンと誘電体膜を除去す
ることにより、一方の基板が他方の基板からは酸化シリ
コン膜で絶縁されかつ相互間が誘電体膜で分離された複
数個の半導体領域に分割される。
【０００８】以上の多結晶シリコンを基体とする構造の
誘電体分離ウエハはかなり以前から基板接合構造のもの
は近年から実用化段階に入っており、いずれも主に小電
力の集積回路装置に利用されている。
誘電体分離ウエハはかなり以前から基板接合構造のもの
は近年から実用化段階に入っており、いずれも主に小電
力の集積回路装置に利用されている。
【０００９】
【発明が解決しようとする課題】ところが、最近では集
積回路装置により負荷を直接駆動する用途が増えて来て
おり、これに応じて大電力を取り扱える縦形電界効果ト
ランジスタ等の回路要素をそれに組み込もうとすると、
上述のような従来の誘電体分離ウエハはいずれもかかる
縦形回路要素の組み込みに適しない問題が出て来た。
積回路装置により負荷を直接駆動する用途が増えて来て
おり、これに応じて大電力を取り扱える縦形電界効果ト
ランジスタ等の回路要素をそれに組み込もうとすると、
上述のような従来の誘電体分離ウエハはいずれもかかる
縦形回路要素の組み込みに適しない問題が出て来た。
【００１０】すなわち、大電力用の縦形回路要素では内
部配線ないしは外部接続用の電極膜を周知のようにウエ
ハの表面側だけでなく裏面側にも設ける必要があるが、
従来の誘電体分離ウエハの構造では回路要素が作り込ま
れる各半導体領域とウエハの基体である多結晶シリコン
やシリコン基板の間に誘電体膜が介在しているので、ウ
エハの裏面側から縦形回路要素用の端子を導出できない
からである。
部配線ないしは外部接続用の電極膜を周知のようにウエ
ハの表面側だけでなく裏面側にも設ける必要があるが、
従来の誘電体分離ウエハの構造では回路要素が作り込ま
れる各半導体領域とウエハの基体である多結晶シリコン
やシリコン基板の間に誘電体膜が介在しているので、ウ
エハの裏面側から縦形回路要素用の端子を導出できない
からである。
【００１１】このため、従来は半導体領域の厚みを増し
てその底部に高不純物濃度の埋込層を設けて置き、これ
を高不純物濃度の接続層を介して表面側の電極膜と接続
する手段を採っていたが、半導体領域の厚みにも限界が
あって縦形回路要素に充分な電力容量を持たせるのが困
難で、埋込層や接続層の作り込みにも工程やスペースが
必要で誘電体分離の折角の利点が減殺されてしまう問題
があった。
てその底部に高不純物濃度の埋込層を設けて置き、これ
を高不純物濃度の接続層を介して表面側の電極膜と接続
する手段を採っていたが、半導体領域の厚みにも限界が
あって縦形回路要素に充分な電力容量を持たせるのが困
難で、埋込層や接続層の作り込みにも工程やスペースが
必要で誘電体分離の折角の利点が減殺されてしまう問題
があった。
【００１２】なお、この点を解決し得る縦形回路要素の
作り込みに有利な誘電体分離ウエハとして、Ｐｒｏｃ．
ＩＥＥＥ １９８７ Ｃｕｓｔｏｍ ＩＣ Ｃｏｎｆ
ｅｒｅｎｃｅ， ｐｐ．４４３−４４６， Ｍａｙ １
９８７で提案された構造のウエハを利用することが可能
である。 このウエハは、シリコン基板の表面に酸化シリコン膜を
所望のパターンで付けて置いて、その上にシリコンをエ
ピタキシャル成長させて単結晶シリコン上には連続した
エピタキシャル層を，酸化シリコン膜上には多結晶シリ
コンをそれぞれ成長させるものであり、例えば多結晶シ
リコン内に酸化シリコン膜に達するトレンチ溝を切り溝
面を誘電体膜で覆うことによりエピタキシャル層を基板
から酸化シリコン膜で絶縁された複数個の半導体領域に
分割して、この各半導体領域とそれと連続するシリコン
基板内に大電力用の縦形回路要素を作り込むことができ
る。
作り込みに有利な誘電体分離ウエハとして、Ｐｒｏｃ．
ＩＥＥＥ １９８７ Ｃｕｓｔｏｍ ＩＣ Ｃｏｎｆ
ｅｒｅｎｃｅ， ｐｐ．４４３−４４６， Ｍａｙ １
９８７で提案された構造のウエハを利用することが可能
である。 このウエハは、シリコン基板の表面に酸化シリコン膜を
所望のパターンで付けて置いて、その上にシリコンをエ
ピタキシャル成長させて単結晶シリコン上には連続した
エピタキシャル層を，酸化シリコン膜上には多結晶シリ
コンをそれぞれ成長させるものであり、例えば多結晶シ
リコン内に酸化シリコン膜に達するトレンチ溝を切り溝
面を誘電体膜で覆うことによりエピタキシャル層を基板
から酸化シリコン膜で絶縁された複数個の半導体領域に
分割して、この各半導体領域とそれと連続するシリコン
基板内に大電力用の縦形回路要素を作り込むことができ
る。
【００１３】しかし、かかる構造では複数個の半導体領
域がそれらに共通のシリコン基板と繋がってしまうので
完全な誘電体分離でなく、従って縦形回路要素の相互間
分離が不充分になりやすい。また、集積回路装置では大
電力用の縦形回路要素だけでなく小電力用の横形回路要
素等を通常のプレーナ構造でウエハの表面部分に組み込
む必要があるが、ウエハをこの小形回路要素に適する表
面部の浅い半導体領域と縦形回路要素に適する表面から
裏面まで繋がった半導体領域との２種に誘電体分離する
上でも非常に不便である。
域がそれらに共通のシリコン基板と繋がってしまうので
完全な誘電体分離でなく、従って縦形回路要素の相互間
分離が不充分になりやすい。また、集積回路装置では大
電力用の縦形回路要素だけでなく小電力用の横形回路要
素等を通常のプレーナ構造でウエハの表面部分に組み込
む必要があるが、ウエハをこの小形回路要素に適する表
面部の浅い半導体領域と縦形回路要素に適する表面から
裏面まで繋がった半導体領域との２種に誘電体分離する
上でも非常に不便である。
【００１４】かかる従来の問題点を解決するため、本発
明の目的はウエハを縦形回路要素の作り込みに適するよ
うにその表面から裏面まで連続した半導体領域に誘電体
分離することにあり、その副次的な目的はウエハの表面
部をプレーナ構造の回路要素の作り込みに適する半導体
領域にも誘電体分離することにある。
明の目的はウエハを縦形回路要素の作り込みに適するよ
うにその表面から裏面まで連続した半導体領域に誘電体
分離することにあり、その副次的な目的はウエハの表面
部をプレーナ構造の回路要素の作り込みに適する半導体
領域にも誘電体分離することにある。
【００１５】
【課題を解決するための手段】本発明による誘電体分離
ウエハでは、ウエハの内部に埋込誘電体膜をウエハ面と
平行な横方向に延びる所定のパターンで埋め込み、ウエ
ハの表面および裏面と埋込誘電体膜との間にそれぞれ隔
壁誘電体膜を縦壁状に設け、この隔壁誘電体膜で取り囲
まれたウエハの表面から裏面に至る連続した半導体領域
を画成することにより上述の目的を達成する。
ウエハでは、ウエハの内部に埋込誘電体膜をウエハ面と
平行な横方向に延びる所定のパターンで埋め込み、ウエ
ハの表面および裏面と埋込誘電体膜との間にそれぞれ隔
壁誘電体膜を縦壁状に設け、この隔壁誘電体膜で取り囲
まれたウエハの表面から裏面に至る連続した半導体領域
を画成することにより上述の目的を達成する。
【００１６】なお、上記構成にいう隔壁誘電体膜をウエ
ハの表面や裏面から埋込誘電体膜に達するまで縦壁状に
溝を切りその両側面に誘電体膜を付けることにより構成
し、かつこの溝の両側面間を多結晶シリコンにより埋め
るのが有利である。
ハの表面や裏面から埋込誘電体膜に達するまで縦壁状に
溝を切りその両側面に誘電体膜を付けることにより構成
し、かつこの溝の両側面間を多結晶シリコンにより埋め
るのが有利である。
【００１７】また、前述の副次的な目的を達成するには
、ウエハの表面と埋込誘電体膜の間に埋込誘電体膜のパ
ターンの所定範囲を取り囲む縦壁状の隔壁誘電体膜を設
け、この隔壁誘電体膜によってウエハの表面側にのみ露
出する半導体領域を画成するのが有利である。
、ウエハの表面と埋込誘電体膜の間に埋込誘電体膜のパ
ターンの所定範囲を取り囲む縦壁状の隔壁誘電体膜を設
け、この隔壁誘電体膜によってウエハの表面側にのみ露
出する半導体領域を画成するのが有利である。
【００１８】本発明の誘電体分離ウエハの第１の製造方
法では、半導体からなる２個の基板のいずれかの面に誘
電体膜を所定のパターンで付ける工程と、誘電体膜を備
える面を介し両基板を相互に接合してウエハとする工程
と、ウエハの表面と裏面から接合面内の誘電体膜に達す
るようそれぞれ溝を縦壁状に切る工程と、溝の側面に誘
電体膜を付ける工程と、溝内を多結晶シリコンによって
埋める工程とを含み、溝の側面に付けられた誘電体膜に
より取り囲まれウエハ表面から裏面に至る連続した半導
体領域を画成することによって前述の目的が達成される
。
法では、半導体からなる２個の基板のいずれかの面に誘
電体膜を所定のパターンで付ける工程と、誘電体膜を備
える面を介し両基板を相互に接合してウエハとする工程
と、ウエハの表面と裏面から接合面内の誘電体膜に達す
るようそれぞれ溝を縦壁状に切る工程と、溝の側面に誘
電体膜を付ける工程と、溝内を多結晶シリコンによって
埋める工程とを含み、溝の側面に付けられた誘電体膜に
より取り囲まれウエハ表面から裏面に至る連続した半導
体領域を画成することによって前述の目的が達成される
。
【００１９】この第１の製造方法において、ウエハの表
面から両基板の相互接合面に付けた誘電体膜のパターン
の所定範囲を取り囲むよう溝を縦壁状に切り、この溝の
側面に付けた誘電体膜によってウエハの表面側にのみ露
出する半導体領域を取り囲んでプレーナ構造の回路要素
用に画成することによって前述の副次的な目的が達成す
ることができる。
面から両基板の相互接合面に付けた誘電体膜のパターン
の所定範囲を取り囲むよう溝を縦壁状に切り、この溝の
側面に付けた誘電体膜によってウエハの表面側にのみ露
出する半導体領域を取り囲んでプレーナ構造の回路要素
用に画成することによって前述の副次的な目的が達成す
ることができる。
【００２０】また本発明の誘電体分離ウエハの第２の製
造方法では、半導体からなるウエハの裏面から所定のパ
ターンで凹所を掘り込む工程と、凹所の面を誘電体膜で
覆う工程と、凹所内を多結晶シリコンにより埋める工程
と、ウエハの表面から凹所の底面の誘電体膜に達するよ
うに溝を縦壁状に切る工程と、溝の側面に誘電体膜を付
ける工程と、溝の両側面間を多結晶シリコンにより埋め
る工程とを経て、凹所と溝の側面に付けられた誘電体膜
により取り囲まれウエハの表面から裏面に至る連続した
半導体領域を縦形回路要素用に画成することによって前
述の目的が達成される。
造方法では、半導体からなるウエハの裏面から所定のパ
ターンで凹所を掘り込む工程と、凹所の面を誘電体膜で
覆う工程と、凹所内を多結晶シリコンにより埋める工程
と、ウエハの表面から凹所の底面の誘電体膜に達するよ
うに溝を縦壁状に切る工程と、溝の側面に誘電体膜を付
ける工程と、溝の両側面間を多結晶シリコンにより埋め
る工程とを経て、凹所と溝の側面に付けられた誘電体膜
により取り囲まれウエハの表面から裏面に至る連続した
半導体領域を縦形回路要素用に画成することによって前
述の目的が達成される。
【００２１】この第２の製造方法において、ウエハの表
面からその凹所の底面に付けられた誘電体膜のパターン
の所定範囲を取り囲むよう溝を縦壁状に切り、この溝の
側面に付けられた誘電体膜によってウエハの表面側にの
み露出する半導体領域を取り囲んでプレーナ構造の回路
要素用に画成することによって前述の副次的な目的を達
成することができる。
面からその凹所の底面に付けられた誘電体膜のパターン
の所定範囲を取り囲むよう溝を縦壁状に切り、この溝の
側面に付けられた誘電体膜によってウエハの表面側にの
み露出する半導体領域を取り囲んでプレーナ構造の回路
要素用に画成することによって前述の副次的な目的を達
成することができる。
【００２２】
【作用】縦形回路要素を作り込むに適した半導体領域は
ウエハの表面から裏面まで連続した領域とする必要があ
り、それを完全に誘電体分離するには周囲を誘電体膜に
より取り囲む必要があるが、この誘電体膜を単純な壁状
ないし筒状にする構造は実現不可能である。このため、
本発明の誘電体分離ウエハでは前項の構成にいうように
、ウエハの内部に埋込誘電体膜をウエハ面と平行な横方
向に延びる所定のパターンで埋め込んで置き、この埋込
誘電体膜をいわば中継としてそれとウエハの表面および
裏面との間にそれぞれ隔壁誘電体膜を縦壁状に設けるこ
とにより、縦形回路要素用のウエハの表面から裏面に至
る連続した半導体領域をこのウエハの表面側と裏面側の
隔壁誘電体膜により完全に取り囲まれた領域として画成
する構造とする。なお、かかる隔壁誘電体膜は例えばウ
エハの表面ないしは裏面から埋込誘電体膜に達するまで
切った縦壁状の溝の側面に付けた誘電体膜として構成す
ることができる。
ウエハの表面から裏面まで連続した領域とする必要があ
り、それを完全に誘電体分離するには周囲を誘電体膜に
より取り囲む必要があるが、この誘電体膜を単純な壁状
ないし筒状にする構造は実現不可能である。このため、
本発明の誘電体分離ウエハでは前項の構成にいうように
、ウエハの内部に埋込誘電体膜をウエハ面と平行な横方
向に延びる所定のパターンで埋め込んで置き、この埋込
誘電体膜をいわば中継としてそれとウエハの表面および
裏面との間にそれぞれ隔壁誘電体膜を縦壁状に設けるこ
とにより、縦形回路要素用のウエハの表面から裏面に至
る連続した半導体領域をこのウエハの表面側と裏面側の
隔壁誘電体膜により完全に取り囲まれた領域として画成
する構造とする。なお、かかる隔壁誘電体膜は例えばウ
エハの表面ないしは裏面から埋込誘電体膜に達するまで
切った縦壁状の溝の側面に付けた誘電体膜として構成す
ることができる。
【００２３】かかる誘電体分離ウエハの第１の製造方法
では、半導体からなる２個の基板のいずれかの面に誘電
体膜を所定のパターンで付け、両基板を誘電体膜を備え
る面を介して相互に接合してウエハとすることにより、
その内部にウエハ面と平行な横方向に延びるパターンで
埋め込まれた埋込誘電体膜を作り込む。また、第２の製
造方法では、ウエハの裏面から凹所を所定のパターンで
掘り込みかつその表面を誘電体膜で覆った上で多結晶シ
リコンにより埋めることにより、凹所の底面の誘電体膜
をウエハ内部の埋込誘電体膜として，凹所の側面の誘電
体膜をウエハの裏面側の隔壁誘電体膜としてそれぞれ利
用する。
では、半導体からなる２個の基板のいずれかの面に誘電
体膜を所定のパターンで付け、両基板を誘電体膜を備え
る面を介して相互に接合してウエハとすることにより、
その内部にウエハ面と平行な横方向に延びるパターンで
埋め込まれた埋込誘電体膜を作り込む。また、第２の製
造方法では、ウエハの裏面から凹所を所定のパターンで
掘り込みかつその表面を誘電体膜で覆った上で多結晶シ
リコンにより埋めることにより、凹所の底面の誘電体膜
をウエハ内部の埋込誘電体膜として，凹所の側面の誘電
体膜をウエハの裏面側の隔壁誘電体膜としてそれぞれ利
用する。
【００２４】また、プレーナ構造の回路要素を作り込む
に適した半導体領域は埋込誘電体膜をそれに適する広さ
をもつパターンで埋め込んで置き、ウエハの表面からこ
れに達するよう隔壁誘電体膜をこの埋込誘電体膜のパタ
ーン範囲を取り囲む縦壁状に設けることにより、隔壁誘
電体膜により囲まれたウエハの表面側にのみ露出する誘
電体分離領域として画成することができる。
に適した半導体領域は埋込誘電体膜をそれに適する広さ
をもつパターンで埋め込んで置き、ウエハの表面からこ
れに達するよう隔壁誘電体膜をこの埋込誘電体膜のパタ
ーン範囲を取り囲む縦壁状に設けることにより、隔壁誘
電体膜により囲まれたウエハの表面側にのみ露出する誘
電体分離領域として画成することができる。
【００２５】
【実施例】次に図を参照しながら本発明の実施例を説明
する。図１は本発明の誘電体分離ウエハの実施例を示す
その断面図と上面図、図２はそのそれぞれ異なる実施例
を示すウエハの上面図、図３と図４は本発明によるその
第１および第２の製造方法の実施例をそれぞれ主な工程
ごとの状態で示すウエハの断面図である。
する。図１は本発明の誘電体分離ウエハの実施例を示す
その断面図と上面図、図２はそのそれぞれ異なる実施例
を示すウエハの上面図、図３と図４は本発明によるその
第１および第２の製造方法の実施例をそれぞれ主な工程
ごとの状態で示すウエハの断面図である。
【００２６】図１に示す実施例ではウエハ１０が縦形回
路要素用の半導体領域１５とプレーナ形回路要素用の半
導体領域１６とに誘電体分離される。同図（ａ） に示
すように半導体領域１５の方はウエハ１０の表面１０ａ
から裏面１０ｂに至る連続領域であるが、半導体領域１
６の方は表面１０ａ側にのみ露出面をもつ島状領域であ
り、前者には縦形電界効果トランジスタやバイポーラト
ランジスタ等の数百Ｖ耐圧，数〜数十Ａの大容量の縦形
回路要素が作り込まれて表面１０ａと裏面１０ｂの両側
からその接続用端子が導出され、後者には５Ｖ程度の電
圧下で動作する横形電界効果トランジスタやバイポーラ
トランジスタ等の小形回路要素が表面１０ａ側から作り
込まれて接続用端子も同じ側から導出される。
路要素用の半導体領域１５とプレーナ形回路要素用の半
導体領域１６とに誘電体分離される。同図（ａ） に示
すように半導体領域１５の方はウエハ１０の表面１０ａ
から裏面１０ｂに至る連続領域であるが、半導体領域１
６の方は表面１０ａ側にのみ露出面をもつ島状領域であ
り、前者には縦形電界効果トランジスタやバイポーラト
ランジスタ等の数百Ｖ耐圧，数〜数十Ａの大容量の縦形
回路要素が作り込まれて表面１０ａと裏面１０ｂの両側
からその接続用端子が導出され、後者には５Ｖ程度の電
圧下で動作する横形電界効果トランジスタやバイポーラ
トランジスタ等の小形回路要素が表面１０ａ側から作り
込まれて接続用端子も同じ側から導出される。
【００２７】かかる半導体領域１５や１６を誘電体分離
するために、まず図１（ａ） に示すようにウエハ１０
の内部，例えばその表面１０ａから２０μｍ程度の深さ
の個所に例えば酸化シリコンからなる ０．５〜１μｍ
の膜厚の埋込誘電体膜１１が表面と平行な横方向に延び
る所望のパターンで埋め込まれる。次にウエハ１０の表
面１０ａと裏面１０ｂからそれぞれこの埋込誘電体膜１
１に達するよう隔壁誘電体膜１２と１３が図１（ａ）
に示すようにウエハ面に垂直な縦壁状に設けられる。な
お、図示の実施例ではこれらはいずれも縦方向に埋込誘
電体膜１１に達するよう深く切られたトレンチ溝の両側
面に被着された１μｍ程度の膜厚の酸化シリコン膜であ
り、かつこのトレンチ溝の隔壁誘電体膜１２や１３で覆
われた両側面間は多結晶シリコン１４により埋められる
。また、ウエハ１０の表面１０ａ側の隔壁誘電体膜１２
は図１（ｂ） からわかるように埋込誘電体膜１１の同
図（ａ） に一部を示すパターン中の所定の範囲を周囲
から取り囲む縦壁状に設けられる。
するために、まず図１（ａ） に示すようにウエハ１０
の内部，例えばその表面１０ａから２０μｍ程度の深さ
の個所に例えば酸化シリコンからなる ０．５〜１μｍ
の膜厚の埋込誘電体膜１１が表面と平行な横方向に延び
る所望のパターンで埋め込まれる。次にウエハ１０の表
面１０ａと裏面１０ｂからそれぞれこの埋込誘電体膜１
１に達するよう隔壁誘電体膜１２と１３が図１（ａ）
に示すようにウエハ面に垂直な縦壁状に設けられる。な
お、図示の実施例ではこれらはいずれも縦方向に埋込誘
電体膜１１に達するよう深く切られたトレンチ溝の両側
面に被着された１μｍ程度の膜厚の酸化シリコン膜であ
り、かつこのトレンチ溝の隔壁誘電体膜１２や１３で覆
われた両側面間は多結晶シリコン１４により埋められる
。また、ウエハ１０の表面１０ａ側の隔壁誘電体膜１２
は図１（ｂ） からわかるように埋込誘電体膜１１の同
図（ａ） に一部を示すパターン中の所定の範囲を周囲
から取り囲む縦壁状に設けられる。
【００２８】図２にはこの様子がより明確に示されてい
る。ただし、図２では図の煩雑化を避けるため隔壁誘電
体膜１２と１３は図１の多結晶シリコン１４がない単一
の膜として示されている。図２（ａ） の実施例ではウ
エハ１０を縦形回路要素用の半導体領域１５のみに接合
分離するため、いずれも格子状の隔壁誘電体膜１２と１
３は図示のように相互に僅かにずらせて設けられ、この
場合には図１の埋込誘電体膜１１はこれらの格子が互い
に重なり合う範囲に対応するパターンで設けられる。
る。ただし、図２では図の煩雑化を避けるため隔壁誘電
体膜１２と１３は図１の多結晶シリコン１４がない単一
の膜として示されている。図２（ａ） の実施例ではウ
エハ１０を縦形回路要素用の半導体領域１５のみに接合
分離するため、いずれも格子状の隔壁誘電体膜１２と１
３は図示のように相互に僅かにずらせて設けられ、この
場合には図１の埋込誘電体膜１１はこれらの格子が互い
に重なり合う範囲に対応するパターンで設けられる。
【００２９】図２（ｂ） の実施例では半導体領域１６
が格子状に並べられ、ウエハ１０の表面１０ａ側の隔壁
誘電体膜１２は各半導体領域１６をそれぞれ取り囲む縦
壁状に設けられる。従って、この場合の埋込誘電体膜１
１は半導体領域１６と隔壁誘電体膜１２を含む太い格子
状のパターンで設けられ、裏面１０ｂ側の隔壁誘電体膜
１３は図示のようにこの太い格子の中央部を通る細い格
子を形成する縦壁状に設けられる。
が格子状に並べられ、ウエハ１０の表面１０ａ側の隔壁
誘電体膜１２は各半導体領域１６をそれぞれ取り囲む縦
壁状に設けられる。従って、この場合の埋込誘電体膜１
１は半導体領域１６と隔壁誘電体膜１２を含む太い格子
状のパターンで設けられ、裏面１０ｂ側の隔壁誘電体膜
１３は図示のようにこの太い格子の中央部を通る細い格
子を形成する縦壁状に設けられる。
【００３０】以上の図１と図２の実施例からわかるよう
に、本発明の誘電体分離ウエハでは縦形回路要素用の半
導体領域１５は隔壁誘電体膜１２と１３により周囲が取
り囲まれたウエハ１０の表面１０ａから裏面１０ｂに至
る連続した半導体領域として画成される。また、プレー
ナ形回路要素用の半導体領域１６の方は底面が埋込誘電
体膜１１により半導体領域１５から絶縁され、かつ隔壁
誘電体膜１２により取り囲まれたウエハ１０の表面１０
ａ側にのみ露出面をもつ半導体領域として画成される。 なお、実際の集積回路装置用の誘電体分離ウエハでは、
例えば半導体領域１５は３〜数ｍｍ角， 半導体領域１
６は１〜２ｍｍ角の面積にそれぞれ接合分離される。
に、本発明の誘電体分離ウエハでは縦形回路要素用の半
導体領域１５は隔壁誘電体膜１２と１３により周囲が取
り囲まれたウエハ１０の表面１０ａから裏面１０ｂに至
る連続した半導体領域として画成される。また、プレー
ナ形回路要素用の半導体領域１６の方は底面が埋込誘電
体膜１１により半導体領域１５から絶縁され、かつ隔壁
誘電体膜１２により取り囲まれたウエハ１０の表面１０
ａ側にのみ露出面をもつ半導体領域として画成される。 なお、実際の集積回路装置用の誘電体分離ウエハでは、
例えば半導体領域１５は３〜数ｍｍ角， 半導体領域１
６は１〜２ｍｍ角の面積にそれぞれ接合分離される。
【００３１】次に図３を参照して本発明の誘電体分離ウ
エハの第１の製造方法を説明する。この製造方法では２
個の基板を接合してウエハとするので、図３（ａ） の
誘電体膜付け工程ではその内の一方の基板２１の表面に
例えばＬ０ＣＯＳ法による酸化シリコン膜が誘電体膜２
２として１〜１．５ μｍ程度の膜厚で付けられる。こ
のためには通例のように基板２１の表面に ０．２μｍ
程度の膜厚の窒化シリコン膜２２ａを付け、これをマス
クとして高温下で基板２１の表面を酸化することでよい
。
エハの第１の製造方法を説明する。この製造方法では２
個の基板を接合してウエハとするので、図３（ａ） の
誘電体膜付け工程ではその内の一方の基板２１の表面に
例えばＬ０ＣＯＳ法による酸化シリコン膜が誘電体膜２
２として１〜１．５ μｍ程度の膜厚で付けられる。こ
のためには通例のように基板２１の表面に ０．２μｍ
程度の膜厚の窒化シリコン膜２２ａを付け、これをマス
クとして高温下で基板２１の表面を酸化することでよい
。
【００３２】図３（ｂ） は接合工程を示す。このため
一方の基板２１の表面を研磨して窒化シリコン膜２２ａ
を除去しかつ誘電体膜２２の相互間に半導体面を露出さ
せた上で鏡面に仕上げ、他方の基板２３の方もその裏面
を鏡面に仕上げる。次に、両基板２１と２３を相互に吸
着させた状態で窒素等の不活性ガスのふん囲気内の例え
ば１２００℃， ２Ｈｒの高温加熱により両者を接合す
る。これにより基板２１側の誘電体膜２２と基板２３側
の半導体とが， かつ両基板の半導体同士が強固に接合
して一体化されたウエハ２０となる。 さらに、この実施例では他方の基板２３の方を所望の厚
み， 例えば２０μｍ程度になるまで研磨して図示の状
態とする。この図３（ｂ） の工程によって１μｍ程度
の厚みの誘電体膜２２が内部に埋め込まれたウエハ２０
が得られる。 なお、この実施例では接合の前に誘電体膜２２を一方の
基板２１側に付けて置くこととしたが、もちろん他方の
基板２３側に付けて置くことでもよい。
一方の基板２１の表面を研磨して窒化シリコン膜２２ａ
を除去しかつ誘電体膜２２の相互間に半導体面を露出さ
せた上で鏡面に仕上げ、他方の基板２３の方もその裏面
を鏡面に仕上げる。次に、両基板２１と２３を相互に吸
着させた状態で窒素等の不活性ガスのふん囲気内の例え
ば１２００℃， ２Ｈｒの高温加熱により両者を接合す
る。これにより基板２１側の誘電体膜２２と基板２３側
の半導体とが， かつ両基板の半導体同士が強固に接合
して一体化されたウエハ２０となる。 さらに、この実施例では他方の基板２３の方を所望の厚
み， 例えば２０μｍ程度になるまで研磨して図示の状
態とする。この図３（ｂ） の工程によって１μｍ程度
の厚みの誘電体膜２２が内部に埋め込まれたウエハ２０
が得られる。 なお、この実施例では接合の前に誘電体膜２２を一方の
基板２１側に付けて置くこととしたが、もちろん他方の
基板２３側に付けて置くことでもよい。
【００３３】図３（ｃ） は溝切り工程を示し、この工
程ではウエハの表面２０ａと裏面２０ｂから誘電体膜２
２に達するように溝２４を掘り込む。この溝切りには例
えば ＳＦ６と酸素を反応ガスとするリアクティブイオ
ンエッチングを利用するのが好適であり、酸化シリコン
膜等をマスク膜２４ａとしてトレンチ状の溝２４を１０
μｍないしはそれ以下のごく狭い幅で真っ直ぐにかつ深
く誘電体膜２２まで切り込み、そこでエッチングを自動
停止させることができる。 なお、図の左端部分の溝２４は縦形回路要素用の隣接す
る半導体領域の相互分離用で、表面２０ａ側と裏面２０
ｂ側から切られる溝２４が図のように互いに少しずらさ
れた位置に切られる。
程ではウエハの表面２０ａと裏面２０ｂから誘電体膜２
２に達するように溝２４を掘り込む。この溝切りには例
えば ＳＦ６と酸素を反応ガスとするリアクティブイオ
ンエッチングを利用するのが好適であり、酸化シリコン
膜等をマスク膜２４ａとしてトレンチ状の溝２４を１０
μｍないしはそれ以下のごく狭い幅で真っ直ぐにかつ深
く誘電体膜２２まで切り込み、そこでエッチングを自動
停止させることができる。 なお、図の左端部分の溝２４は縦形回路要素用の隣接す
る半導体領域の相互分離用で、表面２０ａ側と裏面２０
ｂ側から切られる溝２４が図のように互いに少しずらさ
れた位置に切られる。
【００３４】図３（ｄ） は誘電体膜付け工程であり、
例えば１１００℃程度の高温下でウエハ２０をスチーム
酸化することにより溝２４の側面を含めてその全面に酸
化シリコン膜等の誘電体膜２５を１μｍ程度の膜厚で被
着する。続く図３（ｅ） は溝埋め工程であり、多結晶
シリコン２６を通常のモノシラン等を原料ガスとする熱
ＣＶＤ法を利用して５００〜６００ ℃の温度下でウエ
ハの全面に成長させて溝２４内を埋める。溝２４内では
多結晶シリコンがその両側面から成長するので、溝２４
を前述のように１０μｍ以下の狭い幅にして置けばこの
溝埋め工程を短時間内に終了できる。
例えば１１００℃程度の高温下でウエハ２０をスチーム
酸化することにより溝２４の側面を含めてその全面に酸
化シリコン膜等の誘電体膜２５を１μｍ程度の膜厚で被
着する。続く図３（ｅ） は溝埋め工程であり、多結晶
シリコン２６を通常のモノシラン等を原料ガスとする熱
ＣＶＤ法を利用して５００〜６００ ℃の温度下でウエ
ハの全面に成長させて溝２４内を埋める。溝２４内では
多結晶シリコンがその両側面から成長するので、溝２４
を前述のように１０μｍ以下の狭い幅にして置けばこの
溝埋め工程を短時間内に終了できる。
【００３５】図３（ｆ） にウエハ２０の完成状態を示
す。上の同図（ｅ） の状態からこの完成状態にするに
は溝２４内を除くウエハ２０の両面から多結晶シリコン
膜２６等を除く必要があるが、最も簡単にはＣＶＤ装置
内のいわゆるエッチバックによってこれを除去した後に
、その下の酸化シリコン膜を希ふっ酸によるエッチング
で除去することでよく、ウエハ面の鏡面仕上げ用の研磨
の際にこれらを除去することもできる。この完成状態の
ウエハ２０は、図のように表面２０ａから裏面２０ｂま
で連続した縦形回路要素用の半導体領域２７と表面２０
ａ側にのみ露出するプレーナ形回路要素用の半導体領域
２８とに誘電体膜２２と２５により誘電体分離される。
す。上の同図（ｅ） の状態からこの完成状態にするに
は溝２４内を除くウエハ２０の両面から多結晶シリコン
膜２６等を除く必要があるが、最も簡単にはＣＶＤ装置
内のいわゆるエッチバックによってこれを除去した後に
、その下の酸化シリコン膜を希ふっ酸によるエッチング
で除去することでよく、ウエハ面の鏡面仕上げ用の研磨
の際にこれらを除去することもできる。この完成状態の
ウエハ２０は、図のように表面２０ａから裏面２０ｂま
で連続した縦形回路要素用の半導体領域２７と表面２０
ａ側にのみ露出するプレーナ形回路要素用の半導体領域
２８とに誘電体膜２２と２５により誘電体分離される。
【００３６】次に図４を参照して本発明の誘電体分離ウ
エハの第２の製造方法を説明する。この第２の製造方法
では単結晶シリコンのウエハ３０を用い、その最初の図
４（ａ）の凹所掘込工程ではその裏面３０ｂ側から凹所
３１をフォトレジスト膜３１ａをマスクとする化学エッ
チング法により深く掘り込む。この凹所３１をサイドエ
ッチングが少なくウエハ面に対し垂直に近い側面形状で
掘り込むには、ウエハ３０に （１１１）面のシリコン
基板を用いて ＫＯＨによりアルカリエッチングを行な
うのがよく、この掘り込みにドライエッチング法ないし
はリアクティブイオンエッチング法も利用できる。また
、この凹所３１の掘り込み後にウエハ３０の表面３０ａ
側を研磨して所望の厚みに仕上げるのがよい。
エハの第２の製造方法を説明する。この第２の製造方法
では単結晶シリコンのウエハ３０を用い、その最初の図
４（ａ）の凹所掘込工程ではその裏面３０ｂ側から凹所
３１をフォトレジスト膜３１ａをマスクとする化学エッ
チング法により深く掘り込む。この凹所３１をサイドエ
ッチングが少なくウエハ面に対し垂直に近い側面形状で
掘り込むには、ウエハ３０に （１１１）面のシリコン
基板を用いて ＫＯＨによりアルカリエッチングを行な
うのがよく、この掘り込みにドライエッチング法ないし
はリアクティブイオンエッチング法も利用できる。また
、この凹所３１の掘り込み後にウエハ３０の表面３０ａ
側を研磨して所望の厚みに仕上げるのがよい。
【００３７】図４（ｂ） の誘電体膜被覆工程では、凹
所３１内を含めてウエハ３０の全面に例えばスチーム酸
化法により誘電体膜３２を１μｍ程度の膜厚に被覆する
。続く図４（ｃ）の凹所埋め工程ではウエハ３０の裏面
３０ｂ側に熱ＣＶＤ法により多結晶シリコン３３を成長
させて凹所３１内を図のように埋める。以後は裏面３０
ｂ側を研磨して凹所３１内を除く余分な多結晶シリコン
３３を除去する。
所３１内を含めてウエハ３０の全面に例えばスチーム酸
化法により誘電体膜３２を１μｍ程度の膜厚に被覆する
。続く図４（ｃ）の凹所埋め工程ではウエハ３０の裏面
３０ｂ側に熱ＣＶＤ法により多結晶シリコン３３を成長
させて凹所３１内を図のように埋める。以後は裏面３０
ｂ側を研磨して凹所３１内を除く余分な多結晶シリコン
３３を除去する。
【００３８】次の図４（ｄ） は溝切り工程であり、ウ
エハ３０の表面３０ａ側から溝３４を酸化シリコン膜等
をマスク膜３４ａとして前述のようにリアクティブイオ
ンエッチング法により凹所３１の底面上の誘電体膜３２
に達するまで掘り込む。
エハ３０の表面３０ａ側から溝３４を酸化シリコン膜等
をマスク膜３４ａとして前述のようにリアクティブイオ
ンエッチング法により凹所３１の底面上の誘電体膜３２
に達するまで掘り込む。
【００３９】図４（ｅ） は誘電体膜付け工程と溝埋め
工程とを示し、まずスチーム酸化法等により誘電体膜３
５を溝３４の側面を含む全面に１μｍ程度の膜厚で付け
た後、ウエハの表面３０ａ側に多結晶シリコン３５を成
長させて溝３４内をこれで埋める。これ以降は前と同様
な要領でウエハ３０の表面３０ａ上から余分な多結晶シ
リコン３５と誘電体膜３４を除去し、裏面３０ｂからも
誘電体膜３４を除去することにより同図（ｆ） に示す
ウエハ３０の完成状態とする。
工程とを示し、まずスチーム酸化法等により誘電体膜３
５を溝３４の側面を含む全面に１μｍ程度の膜厚で付け
た後、ウエハの表面３０ａ側に多結晶シリコン３５を成
長させて溝３４内をこれで埋める。これ以降は前と同様
な要領でウエハ３０の表面３０ａ上から余分な多結晶シ
リコン３５と誘電体膜３４を除去し、裏面３０ｂからも
誘電体膜３４を除去することにより同図（ｆ） に示す
ウエハ３０の完成状態とする。
【００４０】この第２の製造方法によるウエハ３０では
、凹所に被覆した誘電体膜３２と溝側面に付けた誘電体
膜３５により図３の場合と同様に縦形回路要素用の半導
体領域３７とプレーナ形回路要素用の半導体領域３５が
誘電体分離される。この第２の製造方法では図４（ａ）
の工程での凹所３１の掘り込み深さの制御ないしは表
面３０ａ側からのウエハ３０の研磨に高精度を要するが
、この凹所３１の側面に被覆する誘電体膜３２を半導体
領域相互間の誘電体分離用隔壁として利用できるので、
第１の製造方法と比べて図４（ｄ） の溝３４の掘り込
みと図４（ｅ） の多結晶シリコン３６の成長をウエハ
の表面３０ａ側からだけで済ませることができ、かつ溝
３４が浅くてよいのでこれらの工程がずっと容易になる
利点がある。
、凹所に被覆した誘電体膜３２と溝側面に付けた誘電体
膜３５により図３の場合と同様に縦形回路要素用の半導
体領域３７とプレーナ形回路要素用の半導体領域３５が
誘電体分離される。この第２の製造方法では図４（ａ）
の工程での凹所３１の掘り込み深さの制御ないしは表
面３０ａ側からのウエハ３０の研磨に高精度を要するが
、この凹所３１の側面に被覆する誘電体膜３２を半導体
領域相互間の誘電体分離用隔壁として利用できるので、
第１の製造方法と比べて図４（ｄ） の溝３４の掘り込
みと図４（ｅ） の多結晶シリコン３６の成長をウエハ
の表面３０ａ側からだけで済ませることができ、かつ溝
３４が浅くてよいのでこれらの工程がずっと容易になる
利点がある。
【００４１】
【発明の効果】以上説明したとおり本発明の誘電体分離
ウエハでは、ウエハ内に埋込誘電体膜をウエハ面と平行
な横方向に延びる所定のパターンで埋め込み、ウエハの
表面および裏面と埋込誘電体膜との間に隔壁誘電体膜を
それぞれ縦壁状に設け、隔壁誘電体膜によって取り囲ま
れウエハの表面から裏面に至る連続した半導体領域を画
成するようにしたので、またこの埋込誘電体膜をウエハ
の内部に作り込むため、その第１の製造方法では２個の
基板のいずれかの面に誘電体膜を所定のパターンで付け
た上で両基板を誘電体膜を備える面を介して相互に接合
してウエハとし、また第２の製造方法ではウエハの裏面
から所定のパターンで凹所を掘り込みその面を誘電体膜
で覆った後に凹所を多結晶シリコンにより埋めるように
したので、次の効果を得ることができる。
ウエハでは、ウエハ内に埋込誘電体膜をウエハ面と平行
な横方向に延びる所定のパターンで埋め込み、ウエハの
表面および裏面と埋込誘電体膜との間に隔壁誘電体膜を
それぞれ縦壁状に設け、隔壁誘電体膜によって取り囲ま
れウエハの表面から裏面に至る連続した半導体領域を画
成するようにしたので、またこの埋込誘電体膜をウエハ
の内部に作り込むため、その第１の製造方法では２個の
基板のいずれかの面に誘電体膜を所定のパターンで付け
た上で両基板を誘電体膜を備える面を介して相互に接合
してウエハとし、また第２の製造方法ではウエハの裏面
から所定のパターンで凹所を掘り込みその面を誘電体膜
で覆った後に凹所を多結晶シリコンにより埋めるように
したので、次の効果を得ることができる。
【００４２】（ａ） ウエハの内部に横方向に延びるパ
ターンで埋め込んだ埋込誘電体膜を中継としてそれとウ
エハの表面および裏面との間にそれぞれ隔壁誘電体膜を
縦壁状に設けることにより、縦形回路要素の作り込みに
適した半導体領域をウエハの表面から裏面に至る連続し
た領域として容易に画成できる。
ターンで埋め込んだ埋込誘電体膜を中継としてそれとウ
エハの表面および裏面との間にそれぞれ隔壁誘電体膜を
縦壁状に設けることにより、縦形回路要素の作り込みに
適した半導体領域をウエハの表面から裏面に至る連続し
た領域として容易に画成できる。
【００４３】（ｂ） 縦形回路要素用の半導体領域がウ
エハの表面側と裏面側の隔壁誘電体膜により完全に取り
囲まれた領域として画成されるので、動作上の相互干渉
のおそれなく大容量の縦形回路要素を集積回路装置に組
み込むことができる。
エハの表面側と裏面側の隔壁誘電体膜により完全に取り
囲まれた領域として画成されるので、動作上の相互干渉
のおそれなく大容量の縦形回路要素を集積回路装置に組
み込むことができる。
【００４４】（ｃ） 半導体領域相互間を誘電体分離す
る隔壁誘電体膜を狭いトレンチ幅の溝の側面や凹所の面
に付けた誘電体膜で構成できるので、従来より誘電体分
離ウエハの製造に要する手間やコストが少なくて済み、
半導体領域相互間の誘電体分離に要するスペースも減少
するので集積回路装置の高集積化に有利である。
る隔壁誘電体膜を狭いトレンチ幅の溝の側面や凹所の面
に付けた誘電体膜で構成できるので、従来より誘電体分
離ウエハの製造に要する手間やコストが少なくて済み、
半導体領域相互間の誘電体分離に要するスペースも減少
するので集積回路装置の高集積化に有利である。
【００４５】（ｄ） 埋込誘電体膜を利用して隔壁誘電
体膜をウエハの表面側にそのパターンの所定範囲を取り
囲むように設けることにより、プレーナ形回路要素用半
導体領域を縦形回路要素用半導体領域とともに容易に作
り込むことができるので、小容量と大容量の回路要素を
複合化した集積回路装置に有利である。
体膜をウエハの表面側にそのパターンの所定範囲を取り
囲むように設けることにより、プレーナ形回路要素用半
導体領域を縦形回路要素用半導体領域とともに容易に作
り込むことができるので、小容量と大容量の回路要素を
複合化した集積回路装置に有利である。
【図１】本発明による誘電体分離ウエハの実施例を示し
、同図（ａ） はウエハの一部拡大断面図、同図（ｂ）
はこれに対応する上面図である。
、同図（ａ） はウエハの一部拡大断面図、同図（ｂ）
はこれに対応する上面図である。
【図２】本発明による誘電体分離ウエハのそれぞれ異な
る実施例を同図（ａ）と（ｂ） とにそれぞれ示すウエ
ハの一部拡大上面図である。
る実施例を同図（ａ）と（ｂ） とにそれぞれ示すウエ
ハの一部拡大上面図である。
【図３】本発明の誘電体分離ウエハの第１の製造方法を
同図（ａ） 〜（ｆ） に主な工程ごとの状態で示すウ
エハの一部拡大断面図である。
同図（ａ） 〜（ｆ） に主な工程ごとの状態で示すウ
エハの一部拡大断面図である。
【図４】本発明の誘電体分離ウエハの第２の製造方法を
同図（ａ） 〜（ｆ） に主な工程ごとの状態で示すウ
エハの一部拡大断面図である。
同図（ａ） 〜（ｆ） に主な工程ごとの状態で示すウ
エハの一部拡大断面図である。
１０ 誘電体分離ウエハ
１０ａ ウエハの表面
１０ｂ ウエハの裏面
１１ 埋込誘電体膜
１２ ウエハの表面側の隔壁誘電体膜１３
ウエハの裏面側の隔壁誘電体膜１４
多結晶シリコン １５ 縦形回路要素用半導体領域１６
プレーナ形回路要素用半導体領域２０
誘電体分離ウエハ ２０ａ ウエハの表面 ２０ｂ ウエハの裏面 ２１ 一方の基板 ２２ 埋込用誘電体膜 ２３ 他方の基板 ２４ 溝 ２５ 隔壁用誘電体膜 ２６ 多結晶シリコン ２７ 縦形回路要素用半導体領域２８
プレーナ形回路要素用半導体領域３０
誘電体分離ウエハ ３０ａ ウエハの表面 ３０ｂ ウエハの裏面 ３１ 凹所 ３２ 埋込および隔壁用誘電体膜３３
多結晶シリコン ３４ 溝 ３５ 隔壁用誘電体膜 ３６ 多結晶シリコン
ウエハの裏面側の隔壁誘電体膜１４
多結晶シリコン １５ 縦形回路要素用半導体領域１６
プレーナ形回路要素用半導体領域２０
誘電体分離ウエハ ２０ａ ウエハの表面 ２０ｂ ウエハの裏面 ２１ 一方の基板 ２２ 埋込用誘電体膜 ２３ 他方の基板 ２４ 溝 ２５ 隔壁用誘電体膜 ２６ 多結晶シリコン ２７ 縦形回路要素用半導体領域２８
プレーナ形回路要素用半導体領域３０
誘電体分離ウエハ ３０ａ ウエハの表面 ３０ｂ ウエハの裏面 ３１ 凹所 ３２ 埋込および隔壁用誘電体膜３３
多結晶シリコン ３４ 溝 ３５ 隔壁用誘電体膜 ３６ 多結晶シリコン
Claims (5)
- 【請求項１】ウエハ内にウエハ面と平行な横方向に延び
る所定のパターンで埋め込まれた埋込誘電体膜と、ウエ
ハの表面および裏面と埋込誘電体膜との間にそれぞれ縦
壁状に設けられた隔壁誘電体膜とを備え、隔壁誘電体膜
によって取り囲まれウエハの表面から裏面に至る連続し
た半導体領域を画成するようにしたことを特徴とする誘
電体分離ウエハ。 - 【請求項２】請求項１に記載のウエハにおいて、隔壁誘
電体膜が縦壁状に切られた溝の両側面に付けられた誘電
体膜であり、溝の両側面間が多結晶シリコンにより埋め
られることを特徴とする誘電体分離ウエハ。 - 【請求項３】請求項１に記載のウエハにおいて、ウエハ
の表面と埋込誘電体膜の間に埋込誘電体膜のパターンの
所定範囲を取り囲む縦壁状の隔壁誘電体膜が設けられ、
隔壁誘電体膜によりウエハの表面側にのみ露出する半導
体領域を画成するようにしたことを特徴とする誘電体分
離ウエハ。 - 【請求項４】半導体からなる２個の基板のいずれかの面
に誘電体膜を所定のパターンで付ける工程と、誘電体膜
を備える面を介して両基板を相互に接合してウエハとす
る工程と、ウエハの表面と裏面から接合面内の誘電体膜
に達するようそれぞれ溝を縦壁状に切る工程と、溝の側
面に誘電体膜を付ける工程と、溝内を多結晶シリコンに
よって埋める工程とを含み、溝の側面に付けられた誘電
体膜により取り囲まれウエハ表面から裏面に至る連続し
た半導体領域を画成するようにしたことを特徴とする誘
電体分離ウエハの製造方法。 - 【請求項５】半導体からなるウエハの裏面から所定のパ
ターンで凹所を掘り込む工程と、凹所の面を誘電体膜で
覆う工程と、凹所内を多結晶シリコンにより埋める工程
と、ウエハの表面から凹所の底の誘電体膜に達するよう
に溝を縦壁状に切る工程と、溝の側面に誘電体膜を付け
る工程と、溝の両側面間を多結晶シリコンにより埋める
工程とを含み、溝の側面に付けられた誘電体膜により取
り囲まれウエハの表面から裏面に至る連続した半導体領
域を画成するようにしたことを特徴とする誘電体分離ウ
エハの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03102897A JP3111500B2 (ja) | 1991-05-09 | 1991-05-09 | 誘電体分離ウエハの製造方法 |
| US08/186,890 US5381033A (en) | 1991-05-09 | 1994-01-27 | Dielectrics dividing wafer |
| US08/291,991 US5496760A (en) | 1991-05-09 | 1994-08-18 | Method for manufacturing dielectrics dividing wafer with isolated regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03102897A JP3111500B2 (ja) | 1991-05-09 | 1991-05-09 | 誘電体分離ウエハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04333257A true JPH04333257A (ja) | 1992-11-20 |
| JP3111500B2 JP3111500B2 (ja) | 2000-11-20 |
Family
ID=14339653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03102897A Expired - Fee Related JP3111500B2 (ja) | 1991-05-09 | 1991-05-09 | 誘電体分離ウエハの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5381033A (ja) |
| JP (1) | JP3111500B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005259775A (ja) * | 2004-03-09 | 2005-09-22 | Oki Electric Ind Co Ltd | 半導体装置及び半導体装置の製造方法 |
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| DE19806819A1 (de) * | 1998-02-18 | 1999-08-19 | Siemens Ag | Dielektrische isolierte Halbleitervorrichtung und Verfahren zu deren Herstellung |
| EP2031653B1 (en) * | 2007-08-27 | 2014-03-05 | Denso Corporation | Manufacturing method for a semiconductor device having multiple element formation regions |
| FR2947949B1 (fr) | 2009-07-08 | 2012-03-02 | Centre Nat Rech Scient | Module electronique de puissance |
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| EP3182445B1 (en) * | 2015-12-15 | 2020-11-18 | Nexperia B.V. | Semiconductor device and method of making a semiconductor device |
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-
1991
- 1991-05-09 JP JP03102897A patent/JP3111500B2/ja not_active Expired - Fee Related
-
1994
- 1994-01-27 US US08/186,890 patent/US5381033A/en not_active Expired - Fee Related
- 1994-08-18 US US08/291,991 patent/US5496760A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US5381033A (en) | 1995-01-10 |
| JP3111500B2 (ja) | 2000-11-20 |
| US5496760A (en) | 1996-03-05 |
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