JPH0682675B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0682675B2 JPH0682675B2 JP60093609A JP9360985A JPH0682675B2 JP H0682675 B2 JPH0682675 B2 JP H0682675B2 JP 60093609 A JP60093609 A JP 60093609A JP 9360985 A JP9360985 A JP 9360985A JP H0682675 B2 JPH0682675 B2 JP H0682675B2
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- JP
- Japan
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- film
- etching
- sio
- oxide film
- semiconductor device
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置およびその製造方法に係り、特に高
性能化に好適なバイポーラ型高集積半導体集積回路及び
その製造方法に関するものである。
性能化に好適なバイポーラ型高集積半導体集積回路及び
その製造方法に関するものである。
従来、バイポーラトランジスタの高性能化には多結晶シ
リコンを用いてベースのコンタクトを外部ベース領域の
上から取る方法（ジヤパニーズ・ジヤーナル・オブ・ア
プライド・フイジクス（Japanese Journal of Applied
Physics）第20−１巻（1981）155〜159頁）と側面から
取る方法（アイ・エス・エス・シー・シー・ダイジエス
ト・オブ・テクニカル・レポート（ISSCC Digest of Te
chnical Report）214〜215頁,1981年）が知られてい
る。これらの方法は、ベース抵抗が小さくなつてトラン
ジスタが高速化される特長を持つているが、段差が大き
い、ベース面積が大きい（前者）あるいは外部ベースが
深い、プロセスが複雑である（後者）等の問題があつ
た。
リコンを用いてベースのコンタクトを外部ベース領域の
上から取る方法（ジヤパニーズ・ジヤーナル・オブ・ア
プライド・フイジクス（Japanese Journal of Applied
Physics）第20−１巻（1981）155〜159頁）と側面から
取る方法（アイ・エス・エス・シー・シー・ダイジエス
ト・オブ・テクニカル・レポート（ISSCC Digest of Te
chnical Report）214〜215頁,1981年）が知られてい
る。これらの方法は、ベース抵抗が小さくなつてトラン
ジスタが高速化される特長を持つているが、段差が大き
い、ベース面積が大きい（前者）あるいは外部ベースが
深い、プロセスが複雑である（後者）等の問題があつ
た。
本発明の目的は、上記従来技術の有する問題を解決し、
容易なプロセスで高性能なバイポーラ集積回路を安定に
形成できるトランジスタとその製造方法を提供すること
にある。
容易なプロセスで高性能なバイポーラ集積回路を安定に
形成できるトランジスタとその製造方法を提供すること
にある。
上記目的を達成するため、本発明ではベースのコンタク
トを多結晶シリコン（Poly Si）を用いてベース領域の
斜め上方から取り出すことによつて、段差の低減とベー
ス面積の低減，外部ベース拡散層の浅接合化を可能にす
るものである。更に分離領域端部の傾斜を上述のコンタ
クトに利用することによつて、トランジスタと分離領域
を自己整合的に形成することができ、集積度の向上と浮
遊容量の低減が実現される。
トを多結晶シリコン（Poly Si）を用いてベース領域の
斜め上方から取り出すことによつて、段差の低減とベー
ス面積の低減，外部ベース拡散層の浅接合化を可能にす
るものである。更に分離領域端部の傾斜を上述のコンタ
クトに利用することによつて、トランジスタと分離領域
を自己整合的に形成することができ、集積度の向上と浮
遊容量の低減が実現される。
以下、本発明を高性能バイポーラトランジスタの構造に
適用した実施例を用いて詳しく説明する。
適用した実施例を用いて詳しく説明する。
実施例１ Si基板１にコレクタ用の埋込層２を拡散し、その上にSi
エピタキシヤル成長層３を形成し、さらにSiO2膜4,Si3N
4膜5,SiO2膜6,Si3N4膜７の４層膜を形成した。次に、ホ
トレジストパターン８を形成して、Si3N4膜７とSiO2膜
６を選択エツチングし、さらにSiO2膜６をサイドエツチ
ング（およそ0.5〜1.0μｍ）した（第１図）。
エピタキシヤル成長層３を形成し、さらにSiO2膜4,Si3N
4膜5,SiO2膜6,Si3N4膜７の４層膜を形成した。次に、ホ
トレジストパターン８を形成して、Si3N4膜７とSiO2膜
６を選択エツチングし、さらにSiO2膜６をサイドエツチ
ング（およそ0.5〜1.0μｍ）した（第１図）。
ホトレジスト８をマスクにしてドライエツチングでSi3N
4膜５とSiO2膜４を垂直に加工し、レジストを除去した
（第２図）。
4膜５とSiO2膜４を垂直に加工し、レジストを除去した
（第２図）。
エピタキシヤル層３を一部エツチングした後、選択酸化
を行なつて厚い分離用のSiO2膜９を形成した（第３
図）。
を行なつて厚い分離用のSiO2膜９を形成した（第３
図）。
Si3N4膜７をエツチング除去した後SiO2膜６をエツチン
グするとSiO2膜９が削られてSiの傾斜面10が露出した
（第４図）。
グするとSiO2膜９が削られてSiの傾斜面10が露出した
（第４図）。
次に、ベース不純物をドーピングしたPoly Si膜11を表
面に被着し、エミツタ部に孔12を開け、イオン打込みを
行なつて真性ベース領域14を形成した。真性ベース領域
とPoly Si膜とはPoly Si膜中のベース不純物がSi中へ拡
散することによつて接続する。ベース取出し領域以外の
Poly Si膜13はエツチングして膜厚を薄くした（第５
図）。
面に被着し、エミツタ部に孔12を開け、イオン打込みを
行なつて真性ベース領域14を形成した。真性ベース領域
とPoly Si膜とはPoly Si膜中のベース不純物がSi中へ拡
散することによつて接続する。ベース取出し領域以外の
Poly Si膜13はエツチングして膜厚を薄くした（第５
図）。
次にPoly Siを酸化してSiO2膜15を形成し、ドライエツ
チングで孔部分のSi3N4膜５とSiO2膜４に開孔してイオ
ン打込み法でエミツタ拡散層を形成した。エミツタ拡散
層の形成にはPoly Siを被着してPoly Siから不純物を拡
散する方法を用いることも可能である。次にコンタクト
の孔開けを行なつてエミツタ電極17,ベース電極18,コレ
クタ電極を形成し、トランジスタが完成した（第６
図）。
チングで孔部分のSi3N4膜５とSiO2膜４に開孔してイオ
ン打込み法でエミツタ拡散層を形成した。エミツタ拡散
層の形成にはPoly Siを被着してPoly Siから不純物を拡
散する方法を用いることも可能である。次にコンタクト
の孔開けを行なつてエミツタ電極17,ベース電極18,コレ
クタ電極を形成し、トランジスタが完成した（第６
図）。
従来の自己整合トランジスタに比べて簡単なプロセスで
低容量の高性能トランジスタを歩留り良く製作すること
ができた。
低容量の高性能トランジスタを歩留り良く製作すること
ができた。
実施例２ 本実施例は前述の高性能トランジスタを製作するにあた
つて素子分離部分にＵ溝を用いて素子面積の低減と寄生
容量の低減を図つたものである。
つて素子分離部分にＵ溝を用いて素子面積の低減と寄生
容量の低減を図つたものである。
面方位（100）のｐ型Si基板19の表面にコレクタのN+埋
込層20を形成し、その上にSiエピタキシヤル層21を成長
させた。次に、酸化を行なつてSiO2膜22を形成し、その
上にCVD法を用いてSi3N4膜23,SiO2膜24,Si3N4膜25を順
に形成し、ホトレジストのパターニングを行なつた。レ
ジストをマスクにしてSi3N4膜25とSiO2膜24を選択エツ
チングした後SiO2膜24をサイドエツチングし、再びレジ
ストをマスクにしてSi3N4膜23,SiO2膜22を垂直に加工
し、再度SiO2膜22,24をサイドエツチングした（第７
図）。
込層20を形成し、その上にSiエピタキシヤル層21を成長
させた。次に、酸化を行なつてSiO2膜22を形成し、その
上にCVD法を用いてSi3N4膜23,SiO2膜24,Si3N4膜25を順
に形成し、ホトレジストのパターニングを行なつた。レ
ジストをマスクにしてSi3N4膜25とSiO2膜24を選択エツ
チングした後SiO2膜24をサイドエツチングし、再びレジ
ストをマスクにしてSi3N4膜23,SiO2膜22を垂直に加工
し、再度SiO2膜22,24をサイドエツチングした（第７
図）。
次に、アルカリ系のエツチング液を用いてSiを異方性エ
ツチングしSi基板に約54度の傾斜面26を形成し、続いて
ドライエツチングでSiを垂直に加工してN+埋込層20を突
き抜ける溝27を形成した（第８図）。ここで、ボロンの
イオン打込みを行なつて溝27の底面にチヤネルストツプ
層を形成した。
ツチングしSi基板に約54度の傾斜面26を形成し、続いて
ドライエツチングでSiを垂直に加工してN+埋込層20を突
き抜ける溝27を形成した（第８図）。ここで、ボロンの
イオン打込みを行なつて溝27の底面にチヤネルストツプ
層を形成した。
次にSi3N4膜23をマスクに選択酸化を行ない、溝内にSiO
2膜28を形成した（第９図）。
2膜28を形成した（第９図）。
次にSi3N4膜25を熱リン酸で除去した。このときSi3N4膜
23もエツチングされて端部が後退する（第10図）。
23もエツチングされて端部が後退する（第10図）。
ここで、Ｕ溝にSiO2膜を平坦に埋込だ。埋込み方法はCV
D法でSiO2膜29を形成した後レジストを塗布して平坦化
し、ドライエツチングでSi3N4膜23が頭を出すまでエツ
チングするものである。この後、さらにSiO2膜のエツチ
ングを続けてSiの傾斜面30を露出させた（第12図）。傾
斜面30の角度は酸化条件によつて酸化し、通常54度より
も緩やかとなる。
D法でSiO2膜29を形成した後レジストを塗布して平坦化
し、ドライエツチングでSi3N4膜23が頭を出すまでエツ
チングするものである。この後、さらにSiO2膜のエツチ
ングを続けてSiの傾斜面30を露出させた（第12図）。傾
斜面30の角度は酸化条件によつて酸化し、通常54度より
も緩やかとなる。
以下は実施例１と同様にして、ボロンドープのPoly Si
膜31にエミツタ部の孔32を開け、ベース拡散層33を形成
した（第13図）後、SiO2膜34,エミツタ拡散層35,電極36
を形成してトランジスタが完成した（第14図）。
膜31にエミツタ部の孔32を開け、ベース拡散層33を形成
した（第13図）後、SiO2膜34,エミツタ拡散層35,電極36
を形成してトランジスタが完成した（第14図）。
第15図はエミツタの拡散にPoly Si膜37を用いて浅い接
合を形成したときの断面図である。この方法を用いるト
ランジスタの遮断周波数を高くして回路の高速化を図る
ことが可能である。
合を形成したときの断面図である。この方法を用いるト
ランジスタの遮断周波数を高くして回路の高速化を図る
ことが可能である。
本発明の重要なフアクタであるコンタクト面の傾斜につ
いて考察する。コンタクト面の長さを１としたときのコ
ンタクト面の深さおよび幅の傾斜角依存性を第16図に示
す。この図から深さが０。85以下、幅が0.9以下の範囲
を求めるとおよそ30度〜60度の傾斜角となり、コンタク
ト面の傾斜をこの範囲に設定することが望ましい。
いて考察する。コンタクト面の長さを１としたときのコ
ンタクト面の深さおよび幅の傾斜角依存性を第16図に示
す。この図から深さが０。85以下、幅が0.9以下の範囲
を求めるとおよそ30度〜60度の傾斜角となり、コンタク
ト面の傾斜をこの範囲に設定することが望ましい。
また、上記の実施例ではベースの取出しに多結晶シリコ
ン膜を用いているが、この代わりにMoやW,Ni等の金属シ
リサイド膜を用いてベース抵抗を更に低減することも可
能である。
ン膜を用いているが、この代わりにMoやW,Ni等の金属シ
リサイド膜を用いてベース抵抗を更に低減することも可
能である。
上記説明から明らかなように、本発明によれば、集積度
の向上と浮遊容量の低減を同時に実現することができ
る。しかも、このような半導体装置を形成するのは容易
であり、極めて有用である。
の向上と浮遊容量の低減を同時に実現することができ
る。しかも、このような半導体装置を形成するのは容易
であり、極めて有用である。
第１図〜第６図は本発明の一実施例を示す工程図、第７
図〜第15図は本発明の他の実施例を示す工程図、第16図
はコンタクト面の傾斜と深さおよび幅との関係を示した
グラフである。 1,19……シリコン基板、2,20……コレクタ埋込層、3,21
……エピタキシヤル成長層、4,6,9,15,22,24,28,29,34
……酸化シリコン膜、5,7,23,25……窒化シリコン膜、
８……ホトレジスト膜、11,31,37……多結晶シリコン
膜。
図〜第15図は本発明の他の実施例を示す工程図、第16図
はコンタクト面の傾斜と深さおよび幅との関係を示した
グラフである。 1,19……シリコン基板、2,20……コレクタ埋込層、3,21
……エピタキシヤル成長層、4,6,9,15,22,24,28,29,34
……酸化シリコン膜、5,7,23,25……窒化シリコン膜、
８……ホトレジスト膜、11,31,37……多結晶シリコン
膜。
Claims (3)
- 【請求項１】複数の酸化膜と複数の耐酸化性膜とを順次
交互に積層した積層膜を半導体基体表面に形成する工程
と、 所望の形状を有するレジストをマスクにして上層の耐酸
化性膜及び上層の酸化膜をエッチングし、更に上層の酸
化膜をサイドエッチングする工程と、 前記レジストをマスクにして下層の耐酸化性膜及び下層
の酸化膜をエッチングする工程と、 レジストを除去する工程と、 前記積層膜をマスクにして半導体基体表面を酸化して、
該積層膜から離れるに従い所定範囲まで次第に厚くなる
酸化膜を形成する工程と、 該積層膜を構成する上層の耐酸化性膜と下層の耐酸化性
膜の上層の酸化膜から張出した部分とをエッチング除去
する工程と、 前記半導体基体表面の酸化膜と前記積層膜を構成する上
層の酸化膜とをエッチングして、該積層膜近傍の前記半
導体基体を露出する工程と、 露出した該半導体基体と電気的に接続された導電膜を形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項２】前記積層膜は、酸化膜がSiO2であり、耐酸
化性膜がSi3N4であることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 - 【請求項３】前記半導体装置は、バイポーラトランジス
タであることを特徴とする特許請求の範囲第１項又は第
２項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093609A JPH0682675B2 (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60093609A JPH0682675B2 (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61252664A JPS61252664A (ja) | 1986-11-10 |
| JPH0682675B2 true JPH0682675B2 (ja) | 1994-10-19 |
Family
ID=14087071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60093609A Expired - Lifetime JPH0682675B2 (ja) | 1985-05-02 | 1985-05-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0682675B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2881787B2 (ja) * | 1988-12-14 | 1999-04-12 | ソニー株式会社 | バイポーラトランジスタの製造方法 |
| US4996167A (en) * | 1990-06-29 | 1991-02-26 | At&T Bell Laboratories | Method of making electrical contacts to gate structures in integrated circuits |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081863A (ja) * | 1983-10-12 | 1985-05-09 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-05-02 JP JP60093609A patent/JPH0682675B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61252664A (ja) | 1986-11-10 |
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