JPS6079711A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6079711A JPS6079711A JP18755483A JP18755483A JPS6079711A JP S6079711 A JPS6079711 A JP S6079711A JP 18755483 A JP18755483 A JP 18755483A JP 18755483 A JP18755483 A JP 18755483A JP S6079711 A JPS6079711 A JP S6079711A
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- JP
- Japan
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- epitaxial layer
- layer
- annealing
- substrate
- insulating film
- Prior art date
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
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- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野〕
この発明は半導体装置の製造方法に関し、特に選択的に
形成されるエピタキシャル成長層の形成方法に関する本
のであ石、 〔従来技術〕 一般に１選択エピタキシャル法は素子間の分離領域をサ
プミクｐンにできるため、ＬＳＩなどの高集積化、高密
度化を図る上で有望であるが１選択的に形成されたエピ
タキシャル層はパターン依存性が強く、パターンエツジ
で突起が発生し易い。
形成されるエピタキシャル成長層の形成方法に関する本
のであ石、 〔従来技術〕 一般に１選択エピタキシャル法は素子間の分離領域をサ
プミクｐンにできるため、ＬＳＩなどの高集積化、高密
度化を図る上で有望であるが１選択的に形成されたエピ
タキシャル層はパターン依存性が強く、パターンエツジ
で突起が発生し易い。
すなわち、第１図（ａ）および第１図（ｂ）は従来の半
導体装置の製造方法を示す概略断面図であル、−例とし
て選択的に形成されるエピタキシャル成長層の形成工程
を示す。同図において、１は例えばｓｉ基板、２はこの
８１基板１上にバターニングによ多形成した絶縁膜、３
は露出され【いる８１基板１上に形成したエピタキシャ
ル層である。
導体装置の製造方法を示す概略断面図であル、−例とし
て選択的に形成されるエピタキシャル成長層の形成工程
を示す。同図において、１は例えばｓｉ基板、２はこの
８１基板１上にバターニングによ多形成した絶縁膜、３
は露出され【いる８１基板１上に形成したエピタキシャ
ル層である。
次に、上記借成による半導体装置の製造工程について説
明する。まず、８１基板１上に絶縁膜を形成したのち、
バターニングして、第１図（ａ）に示すように絶縁膜２
を形成する。次に１例えば９５０υ程度の条件下で選択
エピタキシャル成長を行なうと、第１図（ｂ）に示すよ
うに、露出されているＳｉ基板１上にのみ、エピタキシ
ャル層３を形成するζとができる。
明する。まず、８１基板１上に絶縁膜を形成したのち、
バターニングして、第１図（ａ）に示すように絶縁膜２
を形成する。次に１例えば９５０υ程度の条件下で選択
エピタキシャル成長を行なうと、第１図（ｂ）に示すよ
うに、露出されているＳｉ基板１上にのみ、エピタキシ
ャル層３を形成するζとができる。
しかしガから、従来の半導体装置の製造方法は形成され
たエピタキシャル層が形状効果などにより、第１図（ｂ
）に示すように、膜厚が不均一になり。
たエピタキシャル層が形状効果などにより、第１図（ｂ
）に示すように、膜厚が不均一になり。
絶縁膜との界面付近における結晶性が悪く、あるいはエ
ピタキシャル層表面における平坦性が悪くなる。特に、
パターン依存性が強く、例えば第１図（ｂ）に示すよう
に、右方向の７（ターンエツジに突起が生じやすい。し
かも、エピタキシャル層表面の平坦性が悪いと、例えば
デノくイスの形成された活性領域から取シ出す配線がス
テップカッ（レッジが悪く、断線し易くなる。また、特
性の不整によＪ）、ＬＳＩとなし得ないなどの欠点があ
った。
ピタキシャル層表面における平坦性が悪くなる。特に、
パターン依存性が強く、例えば第１図（ｂ）に示すよう
に、右方向の７（ターンエツジに突起が生じやすい。し
かも、エピタキシャル層表面の平坦性が悪いと、例えば
デノくイスの形成された活性領域から取シ出す配線がス
テップカッ（レッジが悪く、断線し易くなる。また、特
性の不整によＪ）、ＬＳＩとなし得ないなどの欠点があ
った。
したがって、仁の発明の目的は形成されるエピタキシャ
ル層が平坦で、膜厚も均一になシ、しかも結晶性も良好
忙なる半導体装置の製造方法を提供するものである。
ル層が平坦で、膜厚も均一になシ、しかも結晶性も良好
忙なる半導体装置の製造方法を提供するものである。
このような目的を達成するため、この発明は基板上に絶
縁膜を形成したのち、ノくターニングし。
縁膜を形成したのち、ノくターニングし。
開口部を形成する工程と、全面にエピタキシャル層を形
成する工程と、この絶縁膜上帆形成されたポリシリコン
層の一部また轢全面を除去する工程と、残存したエピタ
キシャル層またはポリシリコンと連続するエピタキシャ
ル層をレーザアニール。
成する工程と、この絶縁膜上帆形成されたポリシリコン
層の一部また轢全面を除去する工程と、残存したエピタ
キシャル層またはポリシリコンと連続するエピタキシャ
ル層をレーザアニール。
ＥＢアニール、ランプフラッシュアニールなトラ用いて
溶融し、凸状または平坦な断面形状を有する単結晶また
は多結晶シリコンを形成する工程とを備えるものであシ
、以下実施例を用い【詳細に説明する。
溶融し、凸状または平坦な断面形状を有する単結晶また
は多結晶シリコンを形成する工程とを備えるものであシ
、以下実施例を用い【詳細に説明する。
第２図（！Ｌ）〜第２図（ｄ）はこの発明に係る半導体
装置の製造方法の一実施例を工程順に示す概略断面図で
ある。同図において、４はエピタキシャル成長により形
成されたポリシリコン層である。
装置の製造方法の一実施例を工程順に示す概略断面図で
ある。同図において、４はエピタキシャル成長により形
成されたポリシリコン層である。
次に、上記構成による半導体装置の製造工程について説
明する。まず、第２図（＆）に示すようＫ。
明する。まず、第２図（＆）に示すようＫ。
８ｉ基板１上に絶縁膜を形成したのち、パターニングし
１選択的に絶縁膜２を形成する。次に、第２図（ｂ）に
示すように１選択的で社なく１通常のエピタキシャル成
長方法を用いて全面にエピタキシャル層を形成する。こ
のとき、直接８１基板１が露出している所ではエピタキ
シャル層３が成長し、絶縁膜２上にはポリシリコン層４
が成長する。次に。
１選択的に絶縁膜２を形成する。次に、第２図（ｂ）に
示すように１選択的で社なく１通常のエピタキシャル成
長方法を用いて全面にエピタキシャル層を形成する。こ
のとき、直接８１基板１が露出している所ではエピタキ
シャル層３が成長し、絶縁膜２上にはポリシリコン層４
が成長する。次に。
第２図（Ｃ）に示すよ゛うに、絶縁膜２上に形成された
ポリシリコン層４のみを選択的にエツチングして除去す
る。次に、第２図（ｄ）に示すように、残存したエピタ
キシャル層３□をレーザアニール、ＥＢアニール、ラン
プフラッシュアニールなどによりてこのエピタキシャル
層３を局所的に溶融することによって平坦化し、所望の
エピタキシャル層３の形成を完了する。この上述した製
造工程によυ、同−開口面積上帆ある６１量が均一にな
るため。
ポリシリコン層４のみを選択的にエツチングして除去す
る。次に、第２図（ｄ）に示すように、残存したエピタ
キシャル層３□をレーザアニール、ＥＢアニール、ラン
プフラッシュアニールなどによりてこのエピタキシャル
層３を局所的に溶融することによって平坦化し、所望の
エピタキシャル層３の形成を完了する。この上述した製
造工程によυ、同−開口面積上帆ある６１量が均一にな
るため。
溶融温度が一定であれば均一の厚さの再エピタキシャル
層が形成される。したがって、突起が生じないばかシで
なく、膜厚も均一になるので、ＬＳＩへの適用を図るこ
とができる。また再結晶化によシ、絶縁膜との境界の結
晶性も改善することができる。
層が形成される。したがって、突起が生じないばかシで
なく、膜厚も均一になるので、ＬＳＩへの適用を図るこ
とができる。また再結晶化によシ、絶縁膜との境界の結
晶性も改善することができる。
たお−上述の実施例では卑にエピタキシャル成長形成技
術の応用に関し【説明したが、これに限定されず、他の
成膜方法（ＣＶＤ法、スパッタ法など）にも同様に実施
できることはもちろんである。
術の応用に関し【説明したが、これに限定されず、他の
成膜方法（ＣＶＤ法、スパッタ法など）にも同様に実施
できることはもちろんである。
まり、 ｓｉ基板上のエピタキシャル成長について説明
したが、これに限定せず、他の基板にりいても同様に実
施できることはもちろんである。例えばＳｔ基板へＧｅ
をエピタキシャル成長するペテロ結合や、ＧａＡｌＡｓ
、 Ｉｎ８ｂなどの化合物半導体装置においても同様に
実施することができることはもちろんである。
したが、これに限定せず、他の基板にりいても同様に実
施できることはもちろんである。例えばＳｔ基板へＧｅ
をエピタキシャル成長するペテロ結合や、ＧａＡｌＡｓ
、 Ｉｎ８ｂなどの化合物半導体装置においても同様に
実施することができることはもちろんである。
以上詳細に説明したように、この発明に係る半導体装置
の製造方法によれば通常のエピタキシャル成長方法を用
いるので、平坦で、膜厚も均一になシ、しかも結晶性も
良好なものが得られるなどの効果がある。
の製造方法によれば通常のエピタキシャル成長方法を用
いるので、平坦で、膜厚も均一になシ、しかも結晶性も
良好なものが得られるなどの効果がある。
第１図（＆）および第１図（ｂ）は従来の半導体装置の
製造方法を工程順に示す概略断面図、第２図（ａｌ〜第
２図（ｄ）はこの発明に係る半導体装置の製造方法の一
実施例を工程順に示す概略断面図である。 １・・・・８１基板、２・・・・絶縁膜、３′・・・・
エピタキシャル層 ４ ｅ 番・・ポリシリコン層。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大岩増雄 Ｌｌｊ １ １’イ１ （０） （ｂ）
製造方法を工程順に示す概略断面図、第２図（ａｌ〜第
２図（ｄ）はこの発明に係る半導体装置の製造方法の一
実施例を工程順に示す概略断面図である。 １・・・・８１基板、２・・・・絶縁膜、３′・・・・
エピタキシャル層 ４ ｅ 番・・ポリシリコン層。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大岩増雄 Ｌｌｊ １ １’イ１ （０） （ｂ）
Claims (1)
- 基板１忙絶縁膜を形成したのち、バターニングし、開口
部を形成する工程と、全面にエピタキシャル層を形成す
る工程と、この絶縁膜上に形成されたポリシリコン層の
一部または全面を除去する工程と、残存したエピタキシ
ャル層またはゼリシリコンと連続するエピタキシャル層
をレーザアニール、ＥＢアニール、ランプフラッシュア
ニールなどを用いて溶融し、凸状または平坦な断面形状
を有する単結晶または多結晶シリコンを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18755483A JPS6079711A (ja) | 1983-10-06 | 1983-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18755483A JPS6079711A (ja) | 1983-10-06 | 1983-10-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079711A true JPS6079711A (ja) | 1985-05-07 |
Family
ID=16208107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18755483A Pending JPS6079711A (ja) | 1983-10-06 | 1983-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023610A (ja) * | 2009-07-16 | 2011-02-03 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-10-06 JP JP18755483A patent/JPS6079711A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011023610A (ja) * | 2009-07-16 | 2011-02-03 | Toshiba Corp | 半導体装置の製造方法 |
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