JP6970845B1

JP6970845B1 - 光半導体素子及びその製造方法

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Publication number: JP6970845B1
Application number: JP2021055097A
Authority: JP
Inventors: 剛堀川; 覚志村尾; 淳牛田
Original assignee: Photonics Electronics Technology Research Association
Current assignee: Photonics Electronics Technology Research Association
Priority date: 2021-03-29
Filing date: 2021-03-29
Publication date: 2021-11-24
Anticipated expiration: 2041-03-29
Also published as: JP2022152358A

Abstract

【課題】選択エピタキシャル成長法の成膜プロセスに起因する多結晶粒の発生を抑制することを可能とする光半導体素子を提供する。【解決手段】光半導体素子は、単結晶層を最外層として含む半導体基板と、前記単結晶層上に形成された、互いに離間する主開口部及び少なくとも１つのダミー開口部を有する絶縁膜と、前記単結晶層上に前記主開口部内で選択的にエピタキシャル成長した主エピタキシャル膜と、前記単結晶層上に前記ダミー開口部内で選択的にエピタキシャル成長したダミーエピタキシャル膜とを備える。前記主エピタキシャル膜は、前記光半導体素子の機能の一部を担う膜であり、前記ダミーエピタキシャル膜は、前記光半導体素子の機能の一部を担わない膜である。前記主エピタキシャル膜と前記ダミーエピタキシャル膜との離間距離は４μｍ以上でかつ１００μｍ以下の範囲内である。【選択図】図１

Description

本開示は、選択的エピタキシャル成長法を用いて形成される光半導体素子及びその製造方法に関する。

近年、シリコンフォトニクス技術を用いて、光能動素子（たとえば受光器または光変調器）や光受動素子（たとえば光導波路または光合分波器）といった光半導体素子をシリコン層上に集積するための研究開発が行われている。たとえば、シリコン（Ｓｉ）と同じＩＶ族半導体であるゲルマニウム（Ｇｅ）を材料とするＧｅ光半導体素子をシリコン層上に集積するための研究開発が活発である。選択エピタキシャル成長法によりシリコン層上にエピタキシャル成長するゲルマニウム膜またはシリコンゲルマニウム膜は、光トランシーバ集積回路における受光器及び光変調器の形成に使用できることが知られている。

下記の非特許文献１には、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いて形成されたＧｅ受光器が開示されている。このＧｅ受光器は、選択エピタキシャル成長法によりエピタキシャル成長したゲルマニウム膜を光吸収層として有するものである。また下記の非特許文献２には、ＳＯＩ基板を用いて形成されたＳｉ光変調器が開示されている。このＳｉ光変調器は、選択エピタキシャル成長法によりエピタキシャル成長したシリコンゲルマニウム膜を含む光導波路構造を有している。

J. Fujikata et al., "High-performance surface illumination-type Ge photodetector for optical interconnection on 300-diameter of SOI substrate," Extended Abstracts of the 2017 International Conference on Solid State Devices and Materials, Sendai, 2017, pp. 145-146. J. Fujikata et al., "High speed and highly efficient Si optical modulator with strained SiGe layer," Proceedings of IEEE International Conference on Group IV Photonics 2015, Vancouver, BC, Canada, 2015, pp. 13-14.

選択エピタキシャル成長法の成膜プロセスでは、開口部を有する絶縁膜を単結晶層上に形成する工程と、当該開口部内で単結晶層上にゲルマニウム膜またはシリコンゲルマニウム膜などのエピタキシャル膜を選択的にエピタキシャル成長させる工程とが行われる。しかしながら、原料ガスの流量及びエピタキシャル成長時の基板温度などの成膜条件を調整することでエピタキシャル膜の選択性を十分に確保したと思われる状況であっても、絶縁膜上に低密度の多結晶粒が発生することを本発明者らは見いだした。このような多結晶粒は、光半導体素子内に残留して信号光を吸収するので、素子性能を劣化させるという課題がある。

上記に鑑みて本開示の目的は、選択エピタキシャル成長法の成膜プロセスに起因する多結晶粒の発生を抑制することを可能とする光半導体素子及びその製造方法を提供することである。

本開示の第１の態様による光半導体素子は、光受動素子または光能動素子として機能する光半導体素子であって、単結晶層を最外層として含む半導体基板と、前記単結晶層上に形成された、互いに離間する主開口部及び少なくとも１つのダミー開口部を有する絶縁膜と、前記単結晶層上に前記主開口部内で選択的にエピタキシャル成長した主エピタキシャル膜と、前記単結晶層上に前記ダミー開口部内で選択的にエピタキシャル成長したダミーエピタキシャル膜とを備え、前記主エピタキシャル膜は、前記光半導体素子の機能の一部を担う膜であり、前記ダミーエピタキシャル膜は、前記光半導体素子の機能の一部を担わない膜であり、前記主エピタキシャル膜と前記ダミーエピタキシャル膜との離間距離は４μｍ以上でかつ１００μｍ以下の範囲内である。

本開示の第２の態様による光半導体素子の製造方法は、単結晶層を最外層として含む半導体基板を用意する工程と、前記単結晶層上に絶縁膜を形成する工程と、リソグラフィ技術により前記絶縁膜上にレジストパターンを形成する工程と、前記レジストパターンを用いたエッチングにより前記絶縁膜に主開口部及びダミー開口部を形成する工程と、選択エピタキシャル成長法により前記主開口部内及び前記ダミー開口部内で前記単結晶層上に主エピタキシャル膜及びダミーエピタキシャル膜をそれぞれ同時並行にエピタキシャル成長させる工程とを備え、前記主エピタキシャル膜は、前記光半導体素子の機能の一部を担う膜であり、前記ダミーエピタキシャル膜は、前記光半導体素子の機能の一部を担わない膜であり、前記主エピタキシャル膜と前記ダミーエピタキシャル膜との離間距離は４μｍ以上でかつ１００μｍ以下の範囲内である。

本開示によれば、主エピタキシャル膜に加えてダミー開口部にダミーエピタキシャル膜が形成され、主エピタキシャル膜とダミーエピタキシャル膜との離間距離Ｄが４μｍ以上でかつ１００μｍ以下の範囲内に制限される。よって、選択的エピタキシャル成長法の成膜プロセス中に、絶縁膜上をマイグレートする前駆体は、多結晶核を形成する前にダミー開口部の領域に到達して単結晶化する確率が高いので、絶縁膜上の多結晶粒の発生を抑制することが可能となる。したがって、光半導体素子の性能劣化を抑制することが可能である。

本開示に係る光半導体素子の概略構成の一例を示す断面図である。図１に示した光半導体素子の製造方法の一部工程を説明するための断面図である。図１に示した光半導体素子の製造方法の一部工程を説明するための断面図である。図１に示した光半導体素子の製造方法の一部工程を説明するための断面図である。図１に示した光半導体素子の製造方法の一部工程を説明するための断面図である。図１に示した光半導体素子の製造方法の一部工程を説明するための断面図である。図１に示した光半導体素子の製造方法の一部工程を説明するための断面図である。図１に示した光半導体素子の製造方法の一部工程を説明するための断面図である。図１に示した光半導体素子の製造方法の一部工程を説明するための断面図である。従来の構造を示す概略断面図である。異物欠陥密度を調べる実験のために形成されたエピタキシャル膜パターンを概略的に示す上面図である。実験結果を表形式で示す図である。図１２の表の数値から作成されたグラフである。補分布関数に基づいて計算されたグラフである。他の実施形態の光半導体素子の構成を概略的に示す上面図である。さらに他の実施形態の光半導体素子の構成を概略的に示す上面図である。

次に、図面を参照しつつ、種々の実施形態及びその変形例について詳細に説明する。なお、図面全体において同一符号が付された構成要素は、同一構成及び同一機能を有するものとする。

図１は、本開示に係る光半導体素子１の概略構成の一例を示す断面図である。光半導体素子１は、受光器もしくは光変調器などの光能動素子、または、光合波器もしくは光分波器などの光受動素子として機能するように形成可能である。

図１に示されるように光半導体素子１は、単結晶層１３Ｐを最外層として含む半導体基板１０Ｐと、単結晶層１３Ｐ上に成膜された絶縁膜２０Ｐと、絶縁膜２０Ｐに形成されている主開口部２０ａ内で選択的にエピタキシャル成長した主エピタキシャル膜２２と、絶縁膜２０Ｐに形成されているダミー開口部２０ｄ内で選択的にエピタキシャル成長したダミーエピタキシャル膜２３と、主エピタキシャル膜２２及びダミーエピタキシャル膜２３を被覆するように形成された層間絶縁膜２４と、層間絶縁膜２４を縦方向（層間絶縁膜２４の厚み方向）に貫通するコンタクトホール２４ａ，２４ｂと、コンタクトホール２４ａ，２４ｂ内にそれぞれ埋設された導電性のコンタクトプラグ２６，２７と、コンタクトプラグ２６，２７とそれぞれ導通するように層間絶縁膜２４上に形成された配線層２８，２９とを備えている。

本実施形態の半導体基板１０Ｐは、支持基板（支持層）１１と、支持基板１１上に形成された埋め込み絶縁膜１２と、埋め込み絶縁膜１２上に形成された単結晶シリコン層である単結晶層１３ＰとからなるＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板である。

主開口部２０ａ及びダミー開口部２０ｄは、絶縁膜２０Ｐを縦方向（絶縁膜２０Ｐの厚み方向）に貫通して単結晶層１３Ｐの上面に到達するように形成されている。ダミー開口部２０ｄは、主開口部２０ａから離間距離Ｄだけ離れた周辺領域に形成されている。主エピタキシャル膜２２は、選択エピタキシャル成長法（ｓｅｌｅｃｔｉｖｅｅｐｉｔａｘｉａｌｇｒｏｗｔｈ）の成膜プロセスにより単結晶層１３Ｐを下地として主開口部２０ａ内に単数または複数の単結晶膜をエピタキシャル成長させることにより成膜される。ダミーエピタキシャル膜２３は、選択エピタキシャル成長法の成膜プロセスにより単結晶層１３Ｐを下地としてダミー開口部２０ｄ内に単数または複数の単結晶膜をエピタキシャル成長させることにより成膜される。

主エピタキシャル膜２２とダミーエピタキシャル膜２３とは、同一の成膜プロセスで同時並行に成膜される。その成膜プロセスにおいて、絶縁膜２０Ｐ上をマイグレートする成膜前駆体は、絶縁膜２０Ｐ上で多結晶核を形成する前に、主開口部２０ａまたはダミー開口部２０ｄのいずれかに高い確率で到達して単結晶化することができるので、当該成膜前駆体が多結晶化する確率を低くすることができる。これにより、絶縁膜２０Ｐ上での多結晶粒すなわち異物欠陥の発生を抑制することが可能となる。

本発明者らは、ダミー開口部２０ｄのサイズを調整するとともに、主開口部２０ａとダミー開口部２０ｄとの離間距離Ｄすなわち主エピタキシャル膜２２とダミーエピタキシャル膜２３との離間距離Ｄを調整することで、当該異物欠陥の発生を顕著に抑制することができることを見いだした。当該異物欠陥の発生を抑制する観点からは、離間距離Ｄは１００μｍ以下の範囲内が好ましい。離間距離Ｄが短すぎると、主エピタキシャル膜２２からダミーエピタキシャル膜２３へ光が漏れるおそれがあるので、離間距離Ｄは４μｍ以上であることが好ましい。当該異物欠陥の発生をより効果的に抑制する観点からは、離間距離Ｄは、５０μｍ以下の範囲内が好ましく、特に２０μｍ以下の範囲内が好ましい。さらに、当該異物欠陥の発生を抑制するために、上方から視たときのダミー開口部２０ｄの形状を１μｍ×１μｍ以上の面積をもつ矩形状とすることができる。

主エピタキシャル膜２２及びダミーエピタキシャル膜２３は、たとえば、単結晶層１３Ｐの構成材料（Ｓｉ）と同じＩＶ族半導体であるゲルマニウム（Ｇｅ）を構成材料とする、Ｇｅ膜もしくはシリコンゲルマニウム（ＳｉＧｅ）膜、または、Ｇｅ膜とＳｉＧｅ膜とを含む積層体として形成されることが好ましいが、これに限定されるものではない。単結晶層１３Ｐ上にエピタキシャル成長するエピタキシャル膜であれば、主エピタキシャル膜２２及びダミーエピタキシャル膜２３は、Ｇｅ膜、ＳｉＧｅ膜及び当該積層体に限定されるものではない。

たとえば、光半導体素子１が受光器として形成される場合には、主エピタキシャル膜２２は、光導波路として機能するようにパターニングされた単結晶層１３Ｐ内を伝播した光を受光する受光膜、または、おもて面側（図１の上方）から入射された光を受光する受光膜として機能する。主エピタキシャル膜２２は、ＰＩＮ構造の少なくとも一部の機能を構成するように形成され得る。たとえば、ｐ型シリコンからなる単結晶層１３Ｐと、ｉ型Ｇｅ層またはｉ型ＳｉＧｅ層からなる主エピタキシャル膜２２と、主エピタキシャル膜２２の上面に接合するｎ型シリコン膜（図示せず）とでＰＩＮ構造が形成されてもよい。上記のとおり、光半導体素子１は受光器以外の光能動素子または光受動素子の機能を有するように形成可能である。主エピタキシャル膜２２は、光半導体素子１の機能の一部を担う膜であるのに対し、ダミーエピタキシャル膜２３は、光半導体素子１の機能の一部を担わない膜である。

なお、図１の例では、主エピタキシャル膜２２と配線層２８との間の層間絶縁膜２４内にコンタクトプラグ２６が埋設されているが、このようなコンタクトプラグ２６が埋設されない形態もあり得る。また、図１の例では、主エピタキシャル膜２２の側方の領域で単結晶層１３と配線層２９との間の層間絶縁膜２４内にコンタクトプラグ２７が埋設されているが、このようなコンタクトプラグ２７が埋設されない形態もあり得る。

次に、図２〜図９を参照しつつ、図１に示した光半導体素子１の製造方法の例を以下に説明する。図２〜図９の各々は、当該製造方法の工程を説明するための概略断面図である。

先ず、図２に示されるような半導体基板１０を用意する。この半導体基板１０は、支持基板（支持層）１１と、支持基板１１上に形成されたシリコン酸化膜などの埋め込み絶縁膜１２と、埋め込み絶縁膜１２上に形成された単結晶シリコン層である単結晶層１３とを有するＳＯＩ基板である。

次に、図２に示される単結晶層１３の所定領域に対して、不純物イオン注入、もしくは公知のリソグラフィ技術を用いたエッチング、または不純物イオン注入とエッチングとの組合せといった前処理を実行する。これにより、図３に示されるように単結晶層１３Ｐを最外層として有する半導体基板１０Ｐが作製される。

次に、たとえば化学気相堆積法（ＣＶＤ法：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により、単結晶層１３Ｐ上に酸化膜、窒化膜または酸窒化膜を堆積することによって、図４に示されるような０．１μｍ〜２μｍ程度の厚みの絶縁膜２０を形成する。

次に、リソグラフィ技術を用いて絶縁膜２０をパターニングする。具体的には、図５に示されるように、絶縁膜２０上に開口部２１ａ，２１ｄを有するレジストパターン２１を形成する。次いで、レジストパターン２１をマスクとして用いる異方性エッチングにより絶縁膜２０を選択的にエッチングし、その後にレジストパターン２１を除去する。結果として、図６に示されるように主開口部２０ａ及びダミー開口部２０ｄを有する絶縁膜２０Ｐが単結晶層１３Ｐ上に形成される。ダミー開口部２０ｄは、上面視で（上方から視て）、１μｍ×１μｍ以上の面積をもつ矩形状を有するように形成されればよい。主開口部２０ａ及びダミー開口部２０ｄでは、単結晶層１３Ｐの上面１３ａ，１３ｄがそれぞれ露出している。

次に、超高真空化学気相堆積法（ＵＨＶ−ＣＶＤ法：Ｕｌｔｒａ−ＨｉｇｈＶａｃｕｕｍＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）または減圧化学気相堆積法（ＲＰ−ＣＶＤ法：Ｒｅｄｕｃｅｄ−ＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）といったＣＶＤ法により、主開口部２０ａ内及びダミー開口部２０ｄ内で単結晶層１３Ｐの上面１３ａ，１３ｄを下地として単数または複数の単結晶膜をエピタキシャル成長させる。当該単結晶膜は、Ｇｅ膜またはＳｉＧｅ膜として形成され得る。これにより、図７に示されるように、主開口部２０ａに主エピタキシャル膜２２が成膜され、ダミー開口部２０ｄにダミーエピタキシャル膜２３が成膜される。

このときの成膜条件は、たとえば、成膜温度（ウエハ温度）：３８０℃〜５２０℃、原料ガス：ゲルマン（ＧｅＨ_４）ガス、キャリアガス：水素（Ｈ_２）ガス、成膜制御用ガス：塩素ガス、成膜レート：５ｎｍ／分〜８０ｎｍ／分とすればよい。主エピタキシャル膜２２及びダミーエピタキシャル膜２３の各々の厚みは、光半導体素子１の機能に応じて、たとえば約３００ｎｍ〜２０００ｎｍの範囲内となるように制御すればよい。また、主エピタキシャル膜２２と単結晶層１３Ｐとの間には、下地となる単結晶層１３Ｐとの格子不整合を緩和するための緩衝層（図示せず）が形成されてもよい。このような緩衝層を設けることで、格子不整合による貫通転位の発生を抑制することができる。たとえば、緩衝層として、Ｇｅ含有比率の低いＳｉＧｅ膜、あるいは、低温で成膜されたＧｅ膜が使用可能である。たとえば、３８０℃の基板温度で１００ｎｍ程度の厚みのＧｅ膜を緩衝層として堆積することで、貫通転位密度を１０×１０^７ｃｍ^-2程度にまで低減することができる。

また、主エピタキシャル膜２２としてＧｅ膜またはＳｉＧｅ膜を成長させた後に高温（約８００〜９００℃）で熱処理を施してもよい。これにより、Ｇｅ膜またはＳｉＧｅ膜中の結晶欠陥を少なくして高品質の主エピタキシャル膜２２を成膜することができる。

主開口部２０ａとダミー開口部２０ｄとの離間距離Ｄを調整することで、絶縁膜２０Ｐ上での多結晶粒すなわち異物欠陥の発生を抑制することができる。選択エピタキシャル成長法の成膜プロセスでは、絶縁膜２０Ｐ上を成膜前駆体がマイグレートしている。離間距離Ｄが大きすぎると、当該成膜前駆体は、主開口部２０ａ及びダミー開口部２０ｄの領域に到達する前に、絶縁膜２０Ｐ上で多結晶粒を形成する確率が高くなる。多結晶粒の発生を抑制する観点からは、離間距離Ｄは１００μｍ以下の範囲内が好ましい。多結晶粒の発生をより効果的に抑制する観点からは、離間距離Ｄは、５０μｍ以下の範囲内が好ましく、特に２０μｍ以下の範囲内が好ましい。図１０は、そのような多結晶粒２３Ｘ，２３Ｙを有する従来の構造を示す概略断面図である。図１０に示されるように絶縁膜１００Ｐに開口部１００ａが形成されており、この開口部１００ａに主エピタキシャル膜２２が形成されているが、ダミー開口部及びダミーエピタキシャル膜は形成されていない。絶縁膜１００Ｐ上には多結晶粒２３Ｘ，２３Ｙが生じている。

図７に示した構造が形成された後は、絶縁膜２０Ｐ，主エピタキシャル膜２２及びダミーエピタキシャル膜２３の上に、酸化膜、窒化膜または酸窒化膜などの絶縁膜を堆積させる。次いで、化学機械研磨（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）により当該絶縁膜の上面を平坦化する。その後、リソグラフィ技術とエッチングとによりこの絶縁膜をパターニングすることで、図８に示されるように、主エピタキシャル膜２２の上面に到達するコンタクトホール２４ａと、単結晶層１３Ｐの上面に到達するコンタクトホール２４ｂとを有する層間絶縁膜２４が形成される。

次に、図９に示されるように、たとえばＣＶＤ法により、コンタクトホール２４ａ，２４ｂ内に、タングステン（Ｗ）などの導電性金属からなるコンタクトプラグ２６，２７を埋設する。その後は、コンタクトプラグ２６，２７上にアルミニウム（Ａｌ）や銅（Ｃｕ）などの材料からなる配線層２８，２９を形成することで、図１に示した光半導体素子１が作製される。

図１１は、多結晶粒密度すなわち異物欠陥密度を調べる実験のために、ＳＯＩ基板を用いて形成されたエピタキシャル膜パターンを概略的に示す上面図である。この実験のために、ＳＯＩ基板上の絶縁膜（シリコン酸化膜）に複数の開口部からなる開口部パターンが形成され、その後、これら開口部にそれぞれＧｅのエピタキシャル膜ＧＰ（０，０）〜ＧＰ（２，２）がエピタキシャル成長させられた。エピタキシャル成長時の成膜条件は、Ｈ_２ガス流量１２ＳＬＭ，Ｇｅガス流量１ＳＬＭ，全圧力１０Ｔｏｒｒ，Ｇｅ分圧１．５４Ｔｏｒｒ，成膜温度５００℃，成膜レート０．２２μｍ／分、であった。エピタキシャル膜ＧＰ（０，０）〜ＧＰ（２，２）の各々は、上面視で一辺の長さがＬの矩形状を有している。横方向に隣接するエピタキシャル膜間の離間距離はＤ、縦方向に隣接するエピタキシャル膜間の離間距離もＤである。

図１２は、実験結果を表形式で示す図である。図１２の表は、図１１のエピタキシャル膜パターンの離間距離Ｄ及び一辺の長さＬの組合せと、絶縁膜上に生成された多結晶粒の密度（単位：個／ｃｍ^２）との関係を示している。たとえばＤ＝４μｍ及びＬ＝１μｍの組合せでは、５個／ｃｍ^２の多結晶粒密度が観測された。図１３は、図１２の表の数値から作成されたグラフである。このグラフにおいて、横軸は、一辺の長さＬ（単位μｍ）に対応し、縦軸は、多結晶粒密度である異物欠陥密度（単位：個／ｃｍ^２）に対応する。エピタキシャル膜のパターンがない場合、約７０個／ｃｍ^２の多結晶粒密度が観測された。このグラフによれば、多結晶粒を低減させる効果は離間距離Ｄに強く依存し、離間距離Ｄが１００μｍ以下の範囲内であるときに大きな効果が得られていることが分かる。さらに離間距離Ｄが５０μｍ以下の範囲内、特には離間距離Ｄが２０μｍ以下の範囲内のときに顕著な効果が現れている。

このような効果は、絶縁膜の表面に吸着した成膜前駆体がその表面上を酔歩的にマイグレートするうちに、多結晶粒を形成する前に開口部パターンに到達したと考えることで合理的に説明できる。

また、上記の効果は、数学的な確率過程の観点から考えることもできる。一般に、時刻ｔにおけるシステムの状態を確率変数Ｘ（ｔ）で表し、考察の対象となる時刻の集合をＴａで表すとき、｛Ｘ（ｔ），ｔ∈Ｔａ｝を確率過程という。ここで、システムの状態は、スカラー量として考えるものとする。成膜前駆体の位置は、当該システムの状態に相当する。粒子のランダムウォークにおいて時間の刻み幅と当該粒子の移動する幅とをゼロに近付けた場合（連続時間及び連続状態の場合）、当該粒子の運動は、ブラウン運動として考えられることが知られている。ブラウン運動の数学的な定義は次のとおりである。

連続時間かつ連続状態の確率過程｛Ｘ（ｔ），ｔ≧０｝がブラウン運動（過程）であるとは、次の（Ａ）〜（Ｃ）の条件を満たす場合をいう。
（Ａ）Ｘ（０）＝０。
（Ｂ）独立増分（ｉｎｄｅｐｅｎｄｅｎｔｉｎｃｒｅｍｅｎｔｓ）をもつ。
（Ｃ）任意のｔ＞０，ｓ≧０に対して、Ｘ（ｔ＋ｓ）−Ｘ（ｓ）は、平均０，分散σ^２ｔの正規分布に従う。よって、Ｘ（ｔ＋ｓ）−Ｘ（ｓ）≦ｘとなる確率Ｐ（Ｘ（ｔ＋ｓ）−Ｘ（ｓ）≦ｘ）は、次式（１）で表現され得る。

式（１）中の分布関数Φ（ｚ）は次式（２）で表される。

特に、σ＝１の場合のブラウン運動は、標準ブラウン運動と呼ばれている。標準ブラウン運動の確率過程を｛Ｂ（ｔ），ｔ≧０｝で表すものとする。特に、区間［０，Ｔ］における標準ブラウン運動｛Ｂ（ｔ），０≦ｔ≦Ｔ｝について、その最大値をＲ（Ｔ）としたとき、Ｒ（Ｔ）＞ａ（＞０）となる確率を表す補分布関数Ｐ（Ｒ（Ｔ）＞ａ）は、次式（３）で与えられることが知られている。

図１４は、補分布関数Ｐ（Ｒ（Ｔ）＞ａ）に基づいて計算されたグラフである。このグラフにおいて、横軸は変数ａに対応し、縦軸は補分布関数Ｐ（Ｒ（Ｔ）＞ａ）の値に対応する。図１４において、分布曲線Ｆ_１０は分散σ^２ｔ＝１０の場合の曲線、分布曲線Ｆ_２０は分散σ^２ｔ＝２０の場合の曲線、分布曲線Ｆ_５０は分散σ^２ｔ＝５０の場合の曲線、分布曲線Ｆ_１００は分散σ^２ｔ＝１００の場合の曲線である。補分布関数Ｐ（Ｒ（Ｔ）＞ａ）は、ブラウン運動する粒子（成膜前駆体）が時刻Ｔまでに移動する最大の距離（最大移動距離）Ｒ（Ｔ）がａを超える確率を表すものということができる。ダミーエピタキシャル膜の一辺が十分に大きい場合、ダミーエピタキシャル膜の間の領域、あるいはダミーエピタキシャル膜と主エピタキシャル膜との間の領域に付着した成膜前駆体は、おおよそ離間距離Ｄの１／２程度の距離を走行すれば、エピタキシャル成長領域に安定的に吸着すると考えられる。したがって、式（３）は、離間距離Ｄと異物欠陥の減少量との関係を示していると考えることができる。

以上に説明したとおり、上記実施形態の光半導体素子１及びその製造方法では、主エピタキシャル膜２２に加えてダミー開口部２０ｄにダミーエピタキシャル膜２３が形成されており、主エピタキシャル膜２２とダミーエピタキシャル膜２３との離間距離Ｄが４μｍ以上でかつ１００μｍ以下の範囲内に制限されている。よって、選択的エピタキシャル成長法の成膜プロセス中に、絶縁膜２０Ｐ上をマイグレートする前駆体は、多結晶核を形成する前にダミー開口部２０ｄの領域に到達して単結晶化する確率が高いので、絶縁膜２０Ｐ上の多結晶粒の発生を効果的に抑制することが可能となる。従来の光半導体素子及びその製造方法では、成膜条件を調整することでエピタキシャル膜の選択性を十分に確保したと思われる状況であっても、絶縁膜上に１０個／ｃｍ^２〜１００個／ｃｍ^２というごく低密度の多結晶粒が発生し、これら多結晶粒が光半導体素子の性能を劣化させるという課題があった。これに対し、上記実施形態では、絶縁膜２０Ｐ上の多結晶粒の発生が効果的に抑制されるので、光半導体素子１の性能劣化を抑制することが可能である。

なお、成膜前駆体がダミー開口部２０ｄの領域に到達する確率を向上させて異物欠陥の発生を抑制する観点からは、ダミーエピタキシャル膜２３のデータ率（ダミーエピタキシャル膜２３の面積が全体の面積に占める割合）は１％〜２０％の範囲内に調整されることが望ましい。

さらに、光半導体素子１が集積された光集積回路では、ダミーエピタキシャル膜２３の光吸収係数の高さを利用して、光集積回路中の迷光（信号光以外の不要な光）を吸収して除去する迷光吸収体の機能をダミーエピタキシャル膜２３に付与することができる。たとえば、光集積回路内を伝播する信号光の不測の反射または散乱により迷光が発生し、あるいは、外部光源から入射された光の一部が光集積回路内の光導波路と結合せずに迷光となることがある。そのような迷光をダミーエピタキシャル膜２３に吸収させて除去することが可能である。

次に、図１５及び図１６は、それぞれ、他の実施形態の光半導体素子２，３の構成を概略的に示す上面図である。光半導体素子２，３の各々は、光導波路型の受光器として構成されている。なお、図１５及び図１６では、説明の便宜上、絶縁膜の表示は省略されている。

図１５に示される光半導体素子２は、ＳＯＩ基板の単結晶層（最外層）をパターニングすることで形成された光導波路構造３０と、光導波路構造３０上に形成された主エピタキシャル膜３２と、主エピタキシャル膜３２を取り囲む周辺領域に形成されたダミーエピタキシャル膜３３_１〜３３_１０と、主エピタキシャル膜３２の上面に導通するように形成されたコンタクトプラグ３４_１〜３４_６と、主エピタキシャル膜３２の側方の領域で単結晶層（光導波路構造３０の一部）に導通するように形成されたコンタクトプラグ３５_１〜３５_３，３６_１〜３６_３と、コンタクトプラグ３４_１〜３４_６の上端に導通するように形成された上部配線層３７と、コンタクトプラグ３５_１〜３５_３の上端に導通するように形成された上部配線層３８と、コンタクトプラグ３６_１〜３６_３の上端に導通するように形成された上部配線層３９とを備えている。主エピタキシャル膜３２は受光膜として機能する。

一方、図１６に示される光半導体素子３は、光半導体素子２と同様に、光導波路構造３０、主エピタキシャル膜３２、コンタクトプラグ３４_１〜３４_６，３５_１〜３５_３，３６_１〜３６_３、及び、上部配線層３７，３８，３９を備えている。光半導体素子３は、さらに、主エピタキシャル膜３２を取り囲む周辺領域に形成されたダミーエピタキシャル膜３３_２１〜３３_３６を備えている。光半導体素子３のダミーエピタキシャル膜３３_２１〜３３_３６は、光半導体素子２のダミーエピタキシャル膜３３_１〜３３_１０と比べると、主エピタキシャル膜３２にさらに近い領域に密に配置されているので、ダミーエピタキシャル膜３３_２１〜３３_３６のデータ率は、ダミーエピタキシャル膜３３_１〜３３_１０のそれよりも高い。したがって、光半導体素子３の異物欠陥密度は、光半導体素子２のそれよりも低いことが期待できる。また、光半導体素子２，３に入射された光の一部、あるいは光半導体素子２，３内を伝播する光の一部が光導波路構造３０または主エピタキシャル膜３２と結合しないことで迷光が発生しても、そのような迷光はダミーエピタキシャル膜３３_１〜３３_１０，３３_２１〜３３_３６に吸収されて除去されることが期待できる。

以上、種々の実施形態及びその変形例について説明したが、上記の実施形態及びその変形例は例示に過ぎず、本発明の範囲を限定するものではない。本発明の趣旨及び範囲から逸脱することなく、上記実施形態の変更、追加及び改良を適宜行うことができることが理解されるべきである。本発明の範囲は、特許請求の範囲の記載に基づいて解釈されるべきであり、さらにその均等物を含むものと理解されるべきである。

本開示に係る光半導体素子及びその製造方法は、選択的エピタキシャル成長法を用いて形成される光能動素子及び光受動素子並びにこれらの製造方法に好適に利用できるものである。

１〜３：光半導体素子、１０，１０ｐ：半導体基板（ＳＯＩ基板）、１１：支持基板（支持層）、１１：支持基板、１２：埋め込み絶縁膜、１３，１３Ｐ：単結晶層（単結晶シリコン層）、２０，２０Ｐ：絶縁膜、２０ａ：主開口部、２０ｄ：ダミー開口部、２１：レジストパターン、２２：主エピタキシャル膜、２３：ダミーエピタキシャル膜、２３Ｘ，２３Ｙ：多結晶粒、２４：層間絶縁膜、２４ａ，２４ｂ：コンタクトホール、２６，２７：コンタクトプラグ、２８，２９：配線層、３０：光導波路構造、３２：主エピタキシャル膜、３３_１〜３３_１０，３３_２１〜３３_３６：ダミーエピタキシャル膜、３４_１〜３４_６，３５_１〜３５_３，３６_１〜３６_３：コンタクトプラグ、３７〜３９：上部配線層、１００Ｐ：絶縁膜、１００ａ：開口部。

Claims

光受動素子または光能動素子として機能する光半導体素子であって、
単結晶層を最外層として含む半導体基板と、
前記単結晶層上に形成された、互いに離間する主開口部及び少なくとも１つのダミー開口部を有する絶縁膜と、
前記単結晶層上に前記主開口部内で選択的にエピタキシャル成長した主エピタキシャル膜と、
前記単結晶層上に前記ダミー開口部内で選択的にエピタキシャル成長したダミーエピタキシャル膜と
を備え、
前記主エピタキシャル膜は、前記光半導体素子の機能の一部を担う膜であり、
前記ダミーエピタキシャル膜は、前記光半導体素子の機能の一部を担わない膜であり、
前記主エピタキシャル膜及び前記ダミーエピタキシャル膜の各々は、ゲルマニウム膜またはシリコンゲルマニウム膜を含み、
前記主エピタキシャル膜と前記ダミーエピタキシャル膜との離間距離は４μｍ以上でかつ２０μｍ未満の範囲内である、
ことを特徴とする光半導体素子。
請求項１に記載の光半導体素子であって、前記ダミー開口部の形状は、１μｍ×１μｍ以上の面積を有する矩形状である、光半導体素子。
請求項１または２に記載の光半導体素子であって、前記単結晶層はシリコン層である、光半導体素子。
請求項３に記載の光半導体素子であって、
前記半導体基板は、支持層と、前記支持層上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された単結晶シリコン層とを含むＳＯＩ基板であり、
前記シリコン層は前記単結晶シリコン層からなる、光半導体素子。
請求項１から４のうちのいずれか１項に記載の光半導体素子であって、前記ダミーエピタキシャル膜のデータ率は１％以上でかつ２０％以下の範囲内である、光半導体素子。
請求項１から５のうちのいずれか１項に記載の光半導体素子であって、前記主エピタキシャル膜は受光膜として機能する、光半導体素子。
光半導体素子の製造方法であって、
単結晶層を最外層として含む半導体基板を用意する工程と、
前記単結晶層上に絶縁膜を形成する工程と、
リソグラフィ技術により前記絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンを用いたエッチングにより前記絶縁膜に主開口部及びダミー開口部を形成する工程と、
選択エピタキシャル成長法により前記主開口部内及び前記ダミー開口部内で前記単結晶層上に主エピタキシャル膜及びダミーエピタキシャル膜をそれぞれ同時並行にエピタキシャル成長させる工程と
を備え、
前記主エピタキシャル膜は、前記光半導体素子の機能の一部を担う膜であり、
前記ダミーエピタキシャル膜は、前記光半導体素子の機能の一部を担わない膜であり、
前記主エピタキシャル膜及び前記ダミーエピタキシャル膜の各々は、ゲルマニウム膜またはシリコンゲルマニウム膜を含み、
前記主エピタキシャル膜と前記ダミーエピタキシャル膜との離間距離は４μｍ以上でかつ２０μｍ未満の範囲内である、
ことを特徴とする製造方法。
請求項７に記載の製造方法であって、前記ダミー開口部の形状は、１μｍ×１μｍ以上の面積をもつ矩形状である、製造方法。
請求項７または８に記載の製造方法であって、前記単結晶層はシリコン層である、製造方法。
請求項９に記載の製造方法であって、
前記半導体基板は、支持層と、前記支持層上に形成された埋め込み絶縁膜と、前記埋め込み絶縁膜上に形成された単結晶シリコン層とを含むＳＯＩ基板であり、
前記シリコン層は前記単結晶シリコン層からなる、製造方法。
請求項７から１０のうちのいずれか１項に記載の製造方法であって、前記ダミーエピタキシャル膜のデータ率は１％以上でかつ２０％以下の範囲内である、製造方法。
請求項７から１１のうちのいずれか１項に記載の製造方法であって、前記主エピタキシャル膜は受光膜として機能する、製造方法。