JP2008193037A - フォトディテクタおよびその作製方法 - Google Patents
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Abstract
【解決手段】半導体基板11の上方に、活性領域13,14と、互いに基板表面と平行な方向に並べて配置されたp型領域15およびn型領域16とを備えてなる横型構造のフォトディテクタ10において、前記活性領域13,14を、互いに基板厚さ方向に積層されてpn接合を構成するn層およびp層から形成するとともに、この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層12を設ける。
【選択図】図1
Description
前記活性領域が、互いに基板厚さ方向に積層されてpn接合を構成するp層およびn層から形成され、
この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層が形成されていることを特徴とするものである。
このSOI基板のハンドリング基板により前記半導体基板が形成され、その上の絶縁層により前記バリア層が形成され、その上のシリコン層により前記p層およびn層のうち少なくともバリア層に近い方の層が形成されていることが望ましい。
前記活性領域が、互いに基板厚さ方向に積層されてpn接合を構成するp層およびn層から形成され、
この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層が形成されていることを特徴とするものである。
このSOI基板のハンドリング基板により前記半導体基板が形成され、その上の絶縁層により前記バリア層が形成され、その上のシリコン層により前記p層およびn層のうち少なくともバリア層に近い方の層が形成されていることが望ましい。
一つの基板の上に前記バリア層を形成し、
別の基板にドーパントを打ち込んで前記pn接合を形成し、
この別の基板を前記一つの基板の上に貼り合わせ、
次にこの別の基板を研磨して薄くした後、該基板の上にフォトディテクタを構成する部品を形成する工程を含むことを特徴とするものである。
SOI(Silicon On Insulator )基板にドーパントを打ち込んで前記pn接合を形成し、
次にこの基板の上にフォトディテクタを形成する工程を含むことを特徴とするものである。
SOI(Silicon On Insulator )基板上に、該基板と逆の導電型になるようにエピタキシャル層を成長させ、
次に前記エピタキシャル層の上にフォトディテクタを形成する工程を含むことを特徴とするものである。
図1は、本発明の第1の実施形態による横型フォトディテクタの概略側面形状を示すものである。本実施形態のフォトディテクタは一例としてフォトダイオードであり、図示の通りこのフォトダイオード10は、基板11と、その上に順次形成されたバリア層12、n型活性領域(吸収領域)13およびp型活性領域14とを有している。また、上記p型活性領域14の表面に近い部分には、互いに基板11の表面と平行な方向に並ぶ状態にして、フィンガー状のp+領域15およびn+領域16が形成されている。そしてp+領域15、n+領域16にはそれぞれカソード17、アノード18が接続されている。
(A)p型バルク基板が用いられて、pn接合もバリア層も存在しない場合(図中「p bulk」で表示)
(B)pn接合のみが存在する場合(図中「Buried junction」で表示)
(C)SOI基板が用いられて、バリア層のみが存在する場合(図中「SOI」で表示)
(D)本実施形態の場合(図中「Buried junction on SOI」で表示)
のそれぞれについて、受光部の直径を50μm、100μmとしたときの遮断周波数(いわゆる3dB帯域)をシミュレーションした結果を示すものである。なおこのときの逆方向バイアス電圧は3Vである。これらの図から分かる通り本実施形態のフォトダイオード10は、バリア層もpn接合も存在しない場合と比べれば勿論のこと、pn接合のみあるいはバリア層のみが存在する場合と比べても、著しく高速応答性に優れたものとなっている。
次に、本発明の第2の実施形態について説明する。図9は、本発明の第2の実施形態による横型フォトディテクタの概略側面形状を示すものである。なおこの図9において、図1中の要素と同等の要素には同番号を付してあり、それらについての説明は特に必要のない限り省略する(以下、同様)。
次に、本発明の第3の実施形態について説明する。図10は、本発明の第3の実施形態による横型フォトディテクタの概略側面形状を示すものである。本実施形態のフォトディテクタも一例としてフォトダイオードであり、このフォトダイオード30は図1に示したフォトダイオード10と比べると、平坦なn型活性領域13の代わりに、厚さが一部で変化しているn型活性領域33が形成されている点が異なるものである。すなわちこのn型活性領域33は、n+領域16およびアノード18の下方における厚さが、p+領域15およびカソード17の下方における厚さよりも大きくなるように形成されている。
次に、本発明の第4の実施形態について説明する。図13は、本発明の第4の実施形態による横型フォトディテクタの概略側面形状を、その作製工程と併せて示すものである。本実施形態のフォトディテクタも一例としてフォトダイオードであり、このフォトダイオード40を作製するに当たっては、同図(1)に示すようにまず1つの基板41が用意され、その上に例えばSiO2からなるバリア層42が形成される。また同図(2)に示すように別の例えばp型Si基板43が用意され、その上にn型ドーパントを打ち込んでn型活性領域44が形成される。
次に、本発明の第5の実施形態について説明する。図14は、本発明の第5の実施形態による横型フォトディテクタの概略側面形状を、その作製工程と併せて示すものである。本実施形態のフォトディテクタも一例としてフォトダイオードであり、このフォトダイオード50を作製するに当たっては、同図(1)に示すようにまず、第1の実施形態で用いられたものと同様に、ハンドリング基板11上にSiO2からなる絶縁層(バリア層12)および、n型活性領域13となるn型単結晶Si層がこの順に形成されてなるn型のSOI基板が用意される。
次に、本発明の第6の実施形態について説明する。図15は、本発明の第6の実施形態による横型フォトディテクタの概略側面形状を示すものである。本実施形態のフォトディテクタは先に説明した横型構造のMSM(Metal-Semiconductor-Metal)フォトダイオード60であり、このフォトダイオード60は図1に示したフォトダイオード10と比べると、基本的にp+領域15およびn+領域16が省かれている点が異なる。
11,41,43 基板
12,42 バリア層
13,23,33,44 n型活性領域
14,51 p型活性領域
15 p+領域
16 n+領域
17 カソード
18 アノード
39 マスク
Claims (15)
- 半導体基板の上に、活性領域と、互いに基板表面と平行な方向に並べて配置されたp型領域およびn型領域とを備えてなる横型構造のフォトディテクタにおいて、
前記活性領域が、互いに基板厚さ方向に積層されてpn接合を構成するp層およびn層から形成され、
この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層が形成されていることを特徴とするフォトディテクタ。 - 前記バリア層が、SiO2を含むものであることを特徴とする請求項1記載のフォトディテクタ。
- ハンドリング基板の上に絶縁層およびシリコン層がこの順に形成されてなるSOI(Silicon On Insulator )基板を用いて構成され、
このSOI基板のハンドリング基板により前記半導体基板が形成され、その上の絶縁層により前記バリア層が形成され、その上のシリコン層により前記p層およびn層のうち少なくともバリア層に近い方の層が形成されていることを特徴とする請求項1または2記載のフォトディテクタ。 - 前記p層およびn層のうちバリア層に近い方の層がn層であり、
このn層の厚みが、前記n型領域の下方において前記p型領域の下方よりも大となっていることを特徴とする請求項1から3いずれか1項記載のフォトディテクタ。 - 前記p層およびn層のうちバリア層に近い方の層がp層であり、
このp層の厚みが、前記p型領域の下方において前記n型領域の下方よりも大となっていることを特徴とする請求項1から3いずれか1項記載のフォトディテクタ。 - 前記活性領域、p型領域およびn型領域によりpinフォトディテクタ構造が構成されていることを特徴とする請求項1から5いずれか1項記載のフォトディテクタ。
- 半導体基板の上に、活性領域と、互いに基板表面と平行な方向に並べて配置されて前記活性領域との間にショットキー金属接点を構成するカソードおよびアノードとを備えてなる横型構造のMSM(Metal-Semiconductor-Metal)フォトディテクタにおいて、
前記活性領域が、互いに基板厚さ方向に積層されてpn接合を構成するp層およびn層から形成され、
この活性領域の基板側に、基板側から活性領域側へのキャリア移動を阻止するバリア層が形成されていることを特徴とするフォトディテクタ。 - 前記バリア層が、SiO2を含むものであることを特徴とする請求項7記載のフォトディテクタ。
- ハンドリング基板の上に絶縁層およびシリコン層がこの順に形成されてなるSOI(Silicon On Insulator )基板を用いて構成され、
このSOI基板のハンドリング基板により前記半導体基板が形成され、その上の絶縁層により前記バリア層が形成され、その上のシリコン層により前記p層およびn層のうち少なくともバリア層に近い方の層が形成されていることを特徴とする請求項7または8記載のフォトディテクタ。 - 前記p層およびn層のうちバリア層に近い方の層がn層であり、
このn層の厚みが、前記アノードの下方において前記カソードの下方よりも大となっていることを特徴とする請求項7から9いずれか1項記載のフォトディテクタ。 - 前記p層およびn層のうちバリア層に近い方の層がp層であり、
このp層の厚みが、前記カソードの下方において前記アノードの下方よりも大となっていることを特徴とする請求項7から9いずれか1項記載のフォトディテクタ。 - 請求項1から11いずれか1項記載のフォトディテクタを作製する方法であって、
一つの基板の上に前記バリア層を形成し、
別の基板にドーパントを打ち込んで前記pn接合を形成し、
この別の基板を前記一つの基板の上に貼り合わせ、
次にこの別の基板を研磨して薄くした後、該基板の上にフォトディテクタを構成する部品を形成する工程を含むことを特徴とするフォトディテクタの作製方法。 - 請求項1から11いずれか1項記載のフォトディテクタを作製する方法であって、
SOI(Silicon On Insulator )基板にドーパントを打ち込んで前記pn接合を形成し、
次にこの基板の上にフォトディテクタを形成する工程を含むことを特徴とするフォトディテクタの作製方法。 - 請求項1から11いずれか1項記載のフォトディテクタを作製する方法であって、
SOI(Silicon On Insulator )基板上に、該基板と逆の導電型になるようにエピタキシャル層を成長させ、
次に前記エピタキシャル層の上にフォトディテクタを形成する工程を含むことを特徴とするフォトディテクタの作製方法。 - SOI基板の前記n層とするシリコン層の上に、前記p層となるGeエピタキシャル層を成長させることを特徴とする請求項14記載のフォトディテクタの作製方法。
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