JP5669359B2 - 半導体基板、半導体基板の製造方法および電子デバイス - Google Patents

半導体基板、半導体基板の製造方法および電子デバイス Download PDF

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Description

本発明は、半導体基板、半導体基板の製造方法および電子デバイスに関する。本発明は、特に、安価なシリコン基板を用いて、絶縁膜上に結晶性の優れた化合物半導体結晶薄膜を形成した半導体基板、半導体基板の製造方法および電子デバイスに関する。
ＧａＡｓ系等の化合物半導体結晶を用いた電子デバイスでは、ヘテロ接合を利用して、各種の高機能電子デバイスが開発されている。高機能電子デバイスでは、電子デバイスに含まれる化合物半導体結晶の結晶性の良否が電子デバイスの性能を左右するから、良質な化合物半導体結晶が求められている。ＧａＡｓ系の化合物半導体結晶を用いた電子デバイスの製造を目的とした薄膜結晶成長では、ヘテロ界面での格子整合等の要請から、基板としてＧａＡｓあるいはＧａＡｓと格子定数が極めて近いＧｅ等が選択される。
そして、特許文献１には、不整合基板または高転位欠陥密度基板上に成長されたエピタキシャル領域の限定区域を有する半導体デバイスが記載されている。
特開平４−２３３７２０号公報
ＧａＡｓ系の電子デバイスを製造する場合、格子整合を考慮して、前記した通りＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板を選択することになる。しかし、ＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板は高価であり、デバイスのコストが上昇する。またこれら基板は、放熱特性が十分でなく、余裕のある熱設計のためにはデバイスの形成密度を抑制する、あるいは放熱管理が可能な範囲でデバイスを使用する等の制限を受ける可能性がある。よって、安価な、また、放熱特性に優れたＳｉ基板を用いて製造することができ、良質なＧａＡｓ系の結晶薄膜を有する半導体基板が求められる。たとえば、ラテラルエピタキシャルオーバーグロース法によるＧｅで被覆されたＳｉ基板上の低転位密度ＧａＡｓエピタキシャル層が報告されている（Ｂ．Ｙ．Ｔｓａｕｒ ｅｔ．ａｌ． 「Ｌｏｗ−ｄｉｓｌｏｃａｔｉｏｎ−ｄｅｎｓｉｔｙ ＧａＡｓ ｅｐｉｌａｙｅｒｓ ｇｒｏｗｎ ｏｎ Ｇｅ−ｃｏａｔｅｄ Ｓｉ ｓｕｂｓｔｒａｔｅｓ ｂｙ ｍｅａｎｓ ｏｆ ｌａｔｅｒａｌ ｅｐｉｔａｘｉａｌ ｏｖｅｒｇｒｏｗｔｈ」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ． ４１（４）３４７−３４９、１５ Ａｕｇｕｓｔ １９８２）。
しかしながら、Ｓｉ基板を用いて、ＧａＡｓ系等の化合物半導体の結晶薄膜を有する、充分に良質な半導体基板は、未だ得られていない。高性能な電子デバイスを与える、結晶性の良好な半導体基板が求められている。
上記課題を解決するために、本発明者らは、鋭意検討を重ね、本発明を完成するに至った。すなわち、本発明の第１の形態においては、シリコン基板と、前記シリコン基板の上に形成された絶縁膜であって、前記シリコン基板に達しアスペクト比が√３／３以上の開口部を有する絶縁膜と、前記開口部に形成された化合物半導体結晶であって前記絶縁膜の表面よりも凸に形成されたシード化合物半導体結晶と、前記シード化合物半導体結晶の特定面をシード面として、前記絶縁膜の上にラテラル成長されたラテラル成長化合物半導体層と、を備えた半導体基板を提供する。なお、アスペクト比は、面方位が（１００）のシリコン基板の場合に１以上とすることができ、面方位が（１１１）のシリコン基板の場合に√２（＝約１．４１４）以上とすることができる。面方位が（１１０）のシリコン基板の場合には、√３／３（＝約０．５７７）以上とすることができる。
ここで開口部のアスペクト比とは、開口部の深さを開口部の幅で除した値をいう。たとえば電子情報通信学会編、「電子情報通信ハンドブック 第１分冊」７５１ページ、１９８８年、オーム社発行、によると、アスペクト比として（エッチング深さ／パターン幅）と記載され、本明細書においても同様の意義でアスペクト比の用語を用いる。なお、開口部の深さは、シリコン基板上に薄膜を積層した場合の積層方向の深さをいい、開口部の幅は、積層方向に垂直な方向の幅をいう。開口部の幅が複数ある場合には、開口部のアスペクト比の算出にあたり、最小の幅を用いる。たとえば、開口部の積層方向から見た形状が長方形である場合、長方形の短辺の長さをアスペクト比の計算に用いる。
なお、開口部の積層方向から見た形状は、任意の形状であってよく、たとえば正方形、長方形、ストライプ状、円形、楕円形が例示できる。円形あるいは楕円形の場合、開口部の幅は各々直径、短径になる。さらに開口部の積層方向の断面形状も任意の形状であってよく、矩形、台形等が例示できる。断面形状が台形である場合、開口部の幅は、最短の長さとなる開口部底面あるいは開口部入り口の幅になる。
開口部の積層方向から見た形状が長方形または正方形であり積層方向の断面形状が矩形の場合、開口部内部の立体形状は直方体として把握できる。しかし、開口部内部の立体形状は任意の形状であってよく、任意な開口部立体形状のアスペクト比を算出する場合には、開口部内部の立体形状を直方体に近似してアスペクト比を算出できる。
第１の形態において、前記開口部の、前記シリコン基板の表面と平行な方向の最大幅寸法は５μｍ以下であってよい。前記シード化合物半導体結晶は、前記開口部において前記絶縁膜の表面よりも凸に形成された第１シード化合物半導体と、前記第１シード化合物半導体の特定面を核として前記絶縁膜の上にラテラル成長された第２シード化合物半導体と、を有し、前記シード面は、前記第２シード化合物半導体の特定面であってよい。前記ラテラル成長化合物半導体層または前記シード化合物半導体結晶は、欠陥を含む欠陥領域を有し、前記欠陥領域は、前記シード面または前記絶縁膜に所定の間隔で形成された欠陥中心により配置が制御されてよい。
前記ラテラル成長化合物半導体層は、欠陥を含む欠陥領域を有し、前記欠陥領域は、前記開口部を所定の間隔で形成することにより配置が制御されてよい。前記絶縁膜に前記開口部が複数形成され、前記複数の開口部のそれぞれに形成されたシード化合物半導体結晶の特定面をシード面として結晶成長された前記ラテラル成長化合物半導体層は、前記絶縁膜の上で互いに離間して形成されてよい。前記ラテラル成長化合物半導体層は、２−６族化合物半導体または３−５族化合物半導体を含んでよい。
本発明の第２の形態においては、シリコン基板と、前記シリコン基板の上に形成された絶縁膜であってアスペクト比が√３／３以上の開口部を有する絶縁膜と、前記開口部に形成されたシード化合物半導体結晶と、前記絶縁膜の上に形成された化合物半導体層であって前記シード化合物半導体結晶と格子整合または擬格子整合する化合物半導体層と、を備えた半導体基板を提供する。
本発明の第３の形態のおいては、シリコン基板と、前記シリコン基板の上に形成された絶縁膜であって、前記シリコン基板に達しアスペクト比が√３／３以上の開口を有する絶縁膜と、前記開口に形成された化合物半導体結晶であって前記絶縁膜の表面よりも凸に形成された化合物半導体結晶と、前記化合物半導体結晶をシードとして、前記絶縁膜の上にラテラル成長されたラテラル成長化合物半導体と、を含む半導体基板を提供する。この場合、前記化合物半導体結晶は、前記開口において前記絶縁膜の表面よりも凸に形成された第１シード化合物半導体と、前記第１シード化合物半導体を核として前記絶縁膜の上にラテラル成長された第２シード化合物半導体と、を含んでよい。
本発明の第４の形態のおいては、シリコン基板と、前記シリコン基板の上に形成された絶縁膜であってアスペクト比が√３／３以上の開口を有する絶縁膜と、前記開口に形成された化合物半導体結晶と、前記絶縁膜の上に形成された化合物半導体層であって前記化合物半導体結晶と格子整合または擬格子整合する化合物半導体層と、を含む半導体基板を提供する。
本発明の第５の形態のおいては、シリコン基板の上に設けられ、アスペクト比が√３／３以上の開口を有する絶縁膜と、前記開口に形成された第１化合物半導体と、前記第１化合物半導体を核として、少なくとも前記絶縁膜の上に成長された第２化合物半導体とを含む半導体基板を提供する。
第１の形態から第５の形態において、開口部にシード化合物半導体結晶を形成する場合に、化合物半導体バッファ層を一旦５５０℃以下、好ましくは５００℃以下の低温で形成した後、温度を上昇させ、シード化合物半導体結晶を形成してもよい。また、開口部の底面あるいは化合物半導体バッファ層の表面を、Ｐを含むガスたとえばＰＨ3で処理した後、シード化合物半導体結晶を形成してもよい。
本発明の第６の形態においては、シリコン基板に絶縁膜を形成する段階と、前記絶縁膜に、前記シリコン基板に達しアスペクト比が√３／３以上の開口部を形成する段階と、前記開口部にシード化合物半導体結晶を前記絶縁膜の表面よりも凸に形成する段階と、前記シード化合物半導体結晶の特定面をシード面として、前記絶縁膜の上にラテラル成長化合物半導体層をラテラル成長させる段階と、を備えた半導体基板の製造方法を提供する。
第６の形態において、前記シード化合物半導体結晶を形成する段階は、前記開口部において第１シード化合物半導体を前記絶縁膜の表面よりも凸に形成する段階と、前記第１シード化合物半導体の特定面を核として前記絶縁膜の上に第２シード化合物半導体をラテラル成長させて、前記第２シード化合物半導体の特定面を前記シード面として形成する段階と、を有してよい。前記シード化合物半導体結晶もしくは前記第２シード化合物半導体のシード面または前記絶縁膜に、所定の間隔の欠陥中心を形成する段階、をさらに備えてよい。
本発明の第７の形態のおいては、シリコン基板に絶縁膜を形成する段階と、前記絶縁膜に、アスペクト比が√３／３以上の前記シリコン基板に達する開口を形成する段階と、前記開口に化合物半導体結晶を前記絶縁膜の表面よりも凸に形成する段階と、前記化合物半導体結晶をシードとして、前記絶縁膜の上にラテラル成長化合物半導体をラテラル成長させる段階と、を含む半導体基板の製造方法を提供する。
本発明の第８の形態のおいては、シリコン基板に、アスペクト比が√３／３以上の開口を有する絶縁膜を設ける段階と、前記開口に第１化合物半導体を形成する段階と、前記第１化合物半導体を核として、少なくとも前記絶縁膜の上に第２化合物半導体を形成する段階とを含む半導体基板の製造方法を提供する。
本発明の第９の形態においては、シリコン基板と、前記シリコン基板の上に形成された絶縁膜であって、前記シリコン基板に達しアスペクト比が√３／３以上の開口部を有する絶縁膜と、前記開口部に形成された化合物半導体結晶であって前記絶縁膜の表面よりも凸に形成されたシード化合物半導体結晶と、前記シード化合物半導体結晶の特定面をシード面として、前記絶縁膜の上にラテラル成長されたラテラル成長化合物半導体層と、前記ラテラル成長化合物半導体層の無欠陥領域の上に活性領域を有する能動素子と、を備えた電子デバイスを提供する。
第９の形態において、前記能動素子は第１入出力電極および第２入出力電極を有し、前記第１入出力電極は、前記ラテラル成長化合物半導体層の成長面を覆ってよい。前記能動素子は第１入出力電極および第２入出力電極を有し、前記開口を含む領域上の前記ラテラル成長化合物半導体層は、エッチングにより除去されており、前記第２入出力電極は、前記エッチングにより露出した前記ラテラル成長化合物半導体層の側面を覆ってよい。前記第２入出力電極は、前記エッチングにより露出した前記絶縁膜の開口に形成された前記シード化合物半導体結晶を介して前記シリコン基板に接続されてよい。前記能動素子は入出力間の電流または電圧を制御する制御電極を有し、前記制御電極は、前記絶縁膜と前記ラテラル成長化合物半導体層との間、および、前記ラテラル成長化合物半導体層の前記絶縁膜の反対側に、互いに対向して形成されてもよい。前記能動素子は相互に接続されてよい。
本発明の第１０の形態のおいては、シリコン基板と、前記シリコン基板の上に形成された絶縁膜であって、前記シリコン基板に達しアスペクト比が√３／３以上の開口を有する絶縁膜と、前記開口に形成された化合物半導体結晶であって前記絶縁膜の表面よりも凸に形成された化合物半導体結晶と、前記化合物半導体結晶をシードとして、前記絶縁膜の上にラテラル成長されたラテラル成長化合物半導体と、前記ラテラル成長化合物半導体の上に活性領域を有する能動素子と、を含む電子デバイスを提供する。
本発明の第１１の形態のおいては、シリコン基板の上に設けられ、アスペクト比が√３／３以上の開口を有する絶縁膜と、前記開口に形成された第１化合物半導体と、前記第１化合物半導体を核として、少なくとも前記絶縁膜の上に成長された第２化合物半導体と、前記第２化合物半導体の上に活性領域を有する能動素子と、を含む電子デバイスを提供する。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態の電子デバイス１００の平面例を示す。図２は、図１におけるＡ−Ａ線断面を示す。図３は、図１におけるＢ−Ｂ線断面を示す。本実施形態の電子デバイス１００は、シリコン基板１０２、絶縁膜１０４、第１シード化合物半導体１０８、第２シード化合物半導体１１０、ラテラル成長化合物半導体層１１２、ゲート絶縁膜１１４、ゲート電極１１６、ソース・ドレイン電極１１８を備える。以下の説明において、電子デバイス１００として、複数のＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を含むデバイスを例示する。
シリコン基板１０２は、たとえば市販のシリコンウェハであってよく、シリコン基板１０２の上に能動素子であるＭＯＳＦＥＴ等を形成する。本実施形態では基板としてシリコン基板１０２を用いるので、コストパフォーマンスに優れる。また、シリコン基板１０２を用いるので、電子デバイス１００の放熱管理が容易になる。
絶縁膜１０４は、シリコン基板１０２の上に形成される。絶縁膜１０４には、前記シリコン基板１０２に達しアスペクト比が√３／３以上の開口部１０５を有する。なお、「開口部」は「開口」と称する場合があり、開口部１０５は開口の一例であって良い。絶縁膜１０４に形成された開口部１０５のシリコン基板１０２の表面と平行な方向の最大寸法は、５μｍ以下、好ましくは２μｍ以下であってよい。絶縁膜１０４は、エピタキシャル成長を阻害する阻害層として機能する。すなわち、エピタキシャル成長膜はシリコンが露出した開口部１０５に選択的に堆積させることができ、絶縁膜１０４上にはエピタキシャル膜が成長されないようにできる。
絶縁膜１０４として酸化シリコン膜あるいは窒化シリコン膜が例示できる。なお、開口部１０５の底部に露出されているシリコン基板１０２の表面は、Ｐを含むガスたとえばＰＨ3（フォスフィン）で処理されてもよい。この場合、開口部１０５に形成する膜の結晶性を高めることができる。
絶縁膜１０４は、シリコン基板１０２の上に、互いに離間して複数形成されてよい。すなわちシリコン基板１０２には、複数の絶縁膜１０４が形成されてよい。これにより、複数の絶縁膜１０４の間に、シリコン基板１０２が露出され、当該シリコン基板１０２の露出部が原料吸着部として機能する。原料吸着部は、エピタキシャル成長をさせる場合の被膜成長前駆体を吸着させる領域であり、エピタキシャル成長の成膜速度を安定化させることができる。絶縁膜１０４を互いに離間して形成する場合、離間距離は、２０μｍ以上５００μｍ以下とすることが好ましい。本発明者らの実験によれば、当該間隔で絶縁膜１０４を配置することによって、安定したエピタキシャル成長速度が得られている。なお、開口部１０５は、複数の絶縁膜１０４の各々に１つ以上形成されて良い。複数の絶縁膜１０４は、シリコン基板１０２の上に等間隔に配置されてよい。
第１シード化合物半導体１０８は、開口部１０５において絶縁膜１０４の表面よりも凸に形成される。すなわち、第１シード化合物半導体１０８は、開口部１０５に形成され、その上部において絶縁膜１０４の表面よりも上に形成される。あるいは絶縁膜１０４の表面よりも突出して形成される。絶縁膜１０４の表面よりも突出した部分にはシード面となる特定面が形成される。第１シード化合物半導体１０８は、絶縁膜１０４に開口したアスペクト比が√３／３以上の開口部１０５に選択成長させるから、第１シード化合物半導体１０８の結晶性を向上できる。
すなわち、アスペクト比が√３／３以上の開口部１０５に選択成長させ、ある程度の厚さに成長させると、第１シード化合物半導体１０８の結晶欠陥が開口部１０５の壁面でターミネートされる。これにより開口部１０５の内部の第１シード化合物半導体１０８は、その上部において優れた結晶性を備えるようになる。開口部１０５の上面における第１シード化合物半導体１０８は、第２シード化合物半導体１１０の結晶核になり得るから、第２シード化合物半導体１１０の結晶性を高めることができる。
なお、開口部１０５のアスペクト比は√３／３以上とすることができる。特に、シリコン基板１０２の面方位が（１００）の場合、アスペクト比は１以上であることが好ましく、シリコン基板１０２の面方位が（１１１）の場合、アスペクト比は√２（＝約１．４１４）以上であることが好ましい。シリコン基板１０２の面方位が（１１０）の場合は、アスペクト比は√３／３（＝約０．５７７）以上であることが好ましい。
第２シード化合物半導体１１０は、第１シード化合物半導体の特定面を核として絶縁膜１０４の上にラテラル成長される。第２シード化合物半導体１１０は、第１シード化合物半導体１０８の特定面に格子整合または擬格子整合する４族、３−５族または２−６族の化合物半導体であってよく、たとえばＧａＡｓ、ＩｎＧａＡｓ、ＳｉＣが例示できる。第２シード化合物半導体１１０の特定面は、ラテラル成長化合物半導体層１１２の結晶核になり得るシード面を提供する。前記した通り第２シード化合物半導体１１０の結晶性が高められているから、第２シード化合物半導体１１０は、結晶性の優れたシード面を提供できる。
擬格子整合とは、互いに接する２つの半導体層のそれぞれの格子定数の差が小さいので、完全な格子整合ではないが、格子不整合による欠陥の発生が顕著でない範囲でほぼ格子整合して、互いに接する２つの半導体層を積層できる状態をいう。たとえば、Ｇｅ層とＧａＡｓ層との積層状態は擬格子整合と呼ばれる。
なお、第１シード化合物半導体１０８および第２シード化合物半導体１１０は、一体として形成されたシード化合物半導体結晶として把握することができる。すなわち第１シード化合物半導体１０８および第２シード化合物半導体１１０は、開口部１０５に形成された化合物半導体結晶であって絶縁膜１０４の表面よりも凸に形成されたシード化合物半導体結晶であってよい。シード化合物半導体結晶のシード面は、第２シード化合物半導体１１０の特定面であってよい。
ラテラル成長化合物半導体層１１２は、第２シード化合物半導体１１０あるいはシード化合物半導体結晶の特定面をシード面として、絶縁膜１０４の上にラテラル成長される。ラテラル成長化合物半導体層１１２は、結晶性の優れた第２シード化合物半導体１１０あるいはシード化合物半導体結晶の特定面をシード面として結晶成長されるから、結晶性の優れた半導体層として形成される。よってラテラル成長化合物半導体層１１２は、欠陥を含まない無欠陥領域を有する。ラテラル成長化合物半導体層１１２は、２−６族化合物半導体または３−５族化合物半導体を含んでよい。ラテラル成長化合物半導体層１１２としてＧａＡｓ層が例示できる。ここで、無欠陥領域とは、格子定数あるいは熱膨張係数等の物性値の異なる結晶を積層する場合に生じる刃状転位、らせん転位等の転位を含まない領域をいう。これらの欠陥を全く含まない場合のほか、欠陥領域より低い欠陥密度の領域を有する場合を含む。
（１００）面を主面に有するシリコン基板１０２を用い、シリコン基板１０２の（１００）面の上に、化合物半導体をラテラル成長させる場合には、シリコン基板１０２の＜０−１１＞方向よりもシリコン基板の＜０１１＞方向のほうが、化合物半導体を成長させやすい。シリコン基板１０２の＜０−１１＞方向に化合物半導体を成長させる場合は、ラテラル成長した化合物半導体の端面には化合物半導体の（１１１）Ｂ面が現れる。この（１１１）Ｂ面は安定であるので、平坦な面を形成しやすい。よって化合物半導体の（１１１）Ｂ面上に、ゲート絶縁膜、ソース電極、ゲート電極およびドレイン電極を形成して、電子デバイスを形成することができる。
一方、シリコン基板１０２の＜０１１＞方向に化合物半導体をラテラル成長させる場合には、ラテラル成長した化合物半導体の端面には、化合物半導体の（１１１）Ｂ面が逆の向きに現れる。この場合は、上側の（１００）面が広く取れるので、（１００）面上に電子デバイスを形成することができる。また、シリコン基板１０２の＜０１０＞方向および＜００１＞方向にも、高いアルシン分圧条件で、化合物半導体をラテラル成長させることができる。これらの方向に成長させる場合、ラテラル成長させた化合物半導体の端面には、化合物半導体の（１１０）面あるいは（１０１）面が現れやすい。化合物半導体のこれら（１１０）面あるいは（１０１）面の上にも、ゲート絶縁膜、ソース電極、ゲート電極およびドレイン電極を形成し、電子デバイスを形成することができる。
以上説明したシリコン基板１０２、絶縁膜１０４、第１シード化合物半導体１０８、第２シード化合物半導体１１０およびラテラル成長化合物半導体層１１２は、半導体基板に備えられる各部材として把握することもできる。また表現を変えて半導体基板を示せば、シリコン基板１０２と、シリコン基板１０２の上に形成され、アスペクト比が√３／３以上の開口部１０５が形成された絶縁膜１０４と、開口部１０５に形成されたシード化合物半導体結晶と、絶縁膜１０４の上に形成され、シード化合物半導体結晶と格子整合または擬格子整合する化合物半導体層と、を備えた半導体基板として把握できる。シード化合物半導体結晶には、第１シード化合物半導体１０８および第２シード化合物半導体１１０を含むことができ、化合物半導体層はラテラル成長化合物半導体層１１２であってよい。
ラテラル成長化合物半導体層１１２には、ラテラル成長化合物半導体層１１２の無欠陥領域の上に活性領域を有する能動素子を形成できる。能動素子として、ゲート絶縁膜１１４、ゲート電極１１６、ソース・ドレイン電極１１８を備えるＭＯＳＦＥＴを例示できる。ＭＯＳＦＥＴは、ＭＩＳＦＥＴ（ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）であってもよい。
ゲート絶縁膜１１４は、ゲート電極１１６をラテラル成長化合物半導体層１１２から電気的に絶縁する。ゲート絶縁膜１１４として、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜等を例示できる。
ゲート電極１１６は、制御電極の一例であってよい。ゲート電極１１６は、ソースおよびドレインで例示される入出力間の電流または電圧を制御する。ゲート電極１１６として、アルミニウム、銅、金、銀、白金、タングステンその他の金属、または、高濃度にドープされたシリコン等の半導体が例示できる。
ソース・ドレイン電極１１８は、入出力電極の一例であってよい。ソース・ドレイン電極１１８は、各々ソース領域およびドレイン領域にコンタクトする。ソース・ドレイン電極１１８として、アルミニウム、銅、金、銀、白金、タングステンその他の金属、または、高濃度にドープされたシリコン等の半導体が例示できる。
なお、ソース・ドレイン電極１１８の下部にはソースおよびドレインの各領域が形成されるが図では省略している。また、ゲート電極１１６の下部であってソースおよびドレイン領域の間のチャネル領域が形成されるチャネル層は、ラテラル成長化合物半導体層１１２自体であってもよく、ラテラル成長化合物半導体層１１２の上に形成された層であってもよい。ラテラル成長化合物半導体層１１２とチャネル層との間にはバッファ層が形成されてもよい。チャネル層あるいはバッファ層として、ＧａＡｓ層、ＩｎＧａＡｓ層、ＡｌＧａＡｓ層、ＧａＮ層、ＩｎＧａＰ層、ＺｎＳｅ層等が例示できる。
図１において電子デバイス１００は、６つのＭＯＳＦＥＴを有する。６つのＭＯＳＦＥＴのうち、３つのＭＯＳＦＥＴがゲート電極１１６およびソース・ドレイン電極１１８の配線によって相互に接続されている。また、シリコン基板１０２の上に複数形成された絶縁膜１０４の開口部１０５における第１シード化合物半導体１０８を核として結晶成長されたラテラル成長化合物半導体層１１２は、絶縁膜１０４の上で互いに離間して形成されている。
ラテラル成長化合物半導体層１１２が互いに離間して形成されているので、隣接するラテラル成長化合物半導体層１１２との間に界面を形成されることがなく、当該界面に起因する結晶欠陥を問題視しなくてよい。一方ラテラル成長化合物半導体層１１２の上に形成される能動素子は、その活性層において優れた結晶性が実現されていればよく、ラテラル成長化合物半導体層１１２が離間して形成されることによる不具合は生じない。各能動素子における駆動電流を増加したい場合には、本実施形態のように各能動素子を相互にたとえば並列に接続すれば足りる。なお、図１から図３に例示される電子デバイスにおいては、開口部１０５を挟んで２個のＭＯＳＦＥＴが形成されているが、２個のＭＯＳＦＥＴの間は、化合物半導体層のエッチング等による除去またはイオン注入等による不活性化により、互いに素子間分離されて形成されてもよい。
図４から図７は、電子デバイス１００の製造過程における断面例を示す。図４に示すように、シリコン基板１０２に絶縁膜１０４を形成して、絶縁膜１０４に、前記シリコン基板１０２に達しアスペクト比が√３／３以上の開口部１０５を形成する。絶縁膜１０４はたとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法あるいはズパッタ法により形成でき、絶縁膜１０４の開口部１０５はフォトリソグラフィ法により形成できる。
図５に示すように、絶縁膜１０４の開口部１０５に第１シード化合物半導体１０８を絶縁膜１０４の表面よりも凸に形成する。すなわち、第１シード化合物半導体１０８は絶縁膜１０４の表面よりも突き出て形成される。第１シード化合物半導体１０８としてたとえばＧａＡｓを形成する場合、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いたエピタキシャル成長方法が利用できる。この場合、原料ガスにはＴＭ−Ｇａ（トリメチルガリウム）、ＡｓＨ3（アルシン）その他のガスを用いることができる。成長温度として、たとえば６００℃から６５０℃が例示できる。
次に第１シード化合物半導体１０８の特定面をシード面にして、第２シード化合物半導体１１０を絶縁膜１０４の上にラテラル成長させる。この段階の断面は図３と同様になる。第２シード化合物半導体１１０としてたとえばＧａＡｓを形成する場合、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いたエピタキシャル成長方法が利用できる。この場合、原料ガスにはＴＭ−Ｇａ（トリメチルガリウム）、ＡｓＨ3（アルシン）その他のガスを用いることができる。成長温度として、たとえば６００℃から６５０℃が例示できる。
図６に示すように、第２シード化合物半導体１１０の特定面をシード面として、絶縁膜１０４の上にラテラル成長化合物半導体層１１２をラテラル成長させる。ラテラル成長化合物半導体層１１２としてたとえばＧａＡｓを形成する場合、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いたエピタキシャル成長方法が利用できる。この場合、原料ガスにはＴＭ−Ｇａ（トリメチルガリウム）、ＡｓＨ3（アルシン）その他のガスを用いることができる。
たとえば（００１）面の基板上に形成する場合、ラテラル成長を促進するには、低温成長の条件を選択することが好ましく、具体的には７００℃以下の温度条件、さらに好ましくは６５０℃以下の温度条件で成長させてよい。たとえば＜１１０＞方向にラテラル成長させるには、高いＡｓＨ3分圧条件、たとえば０．１ｋＰａ以上のＡｓＨ3分圧で成長させることが好ましい。これにより、＜１１０＞方向の成長レートは、＜−１１０＞方向の成長レートより大きくできる。
図７に示すように、ラテラル成長化合物半導体層１１２の上に、ゲート絶縁膜１１４になる絶縁膜およびゲート電極１１６になる導電膜を順次形成して、当該形成した導電膜および絶縁膜をたとえばフォトリソグラフィ法によりパターニングする。これにより、ゲート絶縁膜１１４およびゲート電極１１６を形成する。その後、ソース・ドレイン電極１１８になる導電膜を形成して、当該形成した導電膜をたとえばフォトリソグラフィ法によりパターニングすることにより、図２に示す電子デバイス１００が製造できる。
上記した電子デバイス１００によれば、第１シード化合物半導体１０８を絶縁膜１０４のアスペクト比が√３／３以上の開口部１０５に形成したので、第１シード化合物半導体１０８の結晶性を高めることができる。第１シード化合物半導体１０８の結晶性の向上により、第１シード化合物半導体１０８の特定面をシード面とする第２シード化合物半導体１１０の結晶性を高めることができる。そして第２シード化合物半導体１１０の特定面をシード面とするラテラル成長化合物半導体層１１２の結晶性を高めることができる。よって、ラテラル成長化合物半導体層１１２の上に形成する電子デバイスの活性層の結晶性を高め、安価な基板であるシリコン基板１０２の上に形成した電子デバイスの性能を高めることができる。
また、上記した電子デバイス１００では、ラテラル成長化合物半導体層１１２が絶縁膜１０４の上に形成される。すなわち、電子デバイス１００はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）と同様の構造で形成される。よって、電子デバイス１００の浮遊容量を低減して、動作速度を向上できる。さらに、シリコン基板１０２へのリーク電流を低減できる。
図８は、他実施形態の電子デバイス２００の平面例を示す。なお図８において、ゲート電極およびソース・ドレイン電極は省略している。電子デバイス２００におけるラテラル成長化合物半導体層１１２は、欠陥を含む欠陥領域１２０を有する。欠陥領域１２０は、第１シード化合物半導体１０８が形成される開口部１０５を起点として発生され、開口部１０５を所定の間隔で形成することにより配置が制御できる。ここで所定の間隔は、電子デバイス２００の目的に応じて適宜設計される間隔であり、たとえば複数の開口部１０５を等間隔に形成すること、規則性を以って形成すること、周期的に形成すること等を含む。
図９は、他実施形態の電子デバイス３００の平面例を示す。なお図９において、ゲート電極およびソース・ドレイン電極は省略している。電子デバイス３００におけるラテラル成長化合物半導体層１１２は、電子デバイス２００における欠陥領域１２０に加えて欠陥を含む欠陥領域１３０を有する。欠陥領域１３０は、第２シード化合物半導体１１０のシード面または絶縁膜１０４に所定の間隔で形成された欠陥中心により配置が制御されている。
欠陥中心は、たとえば物理的なキズ等をシード面または絶縁膜１０４に形成して生成できる。物理的なキズは、たとえば機械的な引っ掻き、摩擦、イオン注入等により形成できる。ここで所定の間隔は、電子デバイス３００の目的に応じて適宜設計される間隔であり、たとえば複数の欠陥中心を等間隔に形成すること、規則性を以って形成すること、周期的に形成すること等を含む。
上記した欠陥領域１２０および欠陥領域１３０は、ラテラル成長化合物半導体層１１２に意図的に形成した欠陥を多く含む領域であり、たとえばラテラル成長化合物半導体層１１２の結晶成長段階で形成される。欠陥領域１２０を形成することにより、ラテラル成長化合物半導体層１１２の欠陥を欠陥領域１２０あるいは欠陥領域１３０に集中させることができ、欠陥領域１２０および欠陥領域１３０でないラテラル成長化合物半導体層１１２の他の領域のストレス等を低減して、結晶性を高めることができる。欠陥領域１２０および欠陥領域１３０でない無欠陥領域に電子デバイスを形成できる。なお、無欠陥領域の用語には、欠陥を全く含まない場合のほか、欠陥領域１２０より低い欠陥密度の領域を有する場合を含む。
図１０は、他実施形態の電子デバイス４００の断面例を示す。図１０の断面例は、図１におけるＡ−Ａ線断面に相当する。電子デバイス４００が開口部１０５に化合物半導体バッファ層４０２を有するほかは電子デバイス１００の場合と同様であってよい。化合物半導体バッファ層４０２は、たとえば５５０℃以下、好ましくは５００℃以下の低温で形成されたＧａＡｓ層であってよい。
化合物半導体バッファ層４０２を形成することにより、第１シード化合物半導体１０８の結晶性を高めることができる。また、開口部１０５の底面あるいは化合物半導体バッファ層４０２の表面を、Ｐを含むガスたとえばＰＨ3で処理した後、シード化合物半導体結晶を形成してもよい。これにより、第１シード化合物半導体１０８の結晶性をさらに高めることができる。
図１１は、他実施形態の電子デバイス５００の断面例を示す。図１１の断面例は、図１におけるＡ−Ａ線断面に相当する。電子デバイス５００におけるソース・ドレイン電極５０２の配置が相違するほか、電子デバイス１００の場合と同様であってよい。
電子デバイス５００において、能動素子の一例であってよいＭＯＳＦＥＴは、ソース・ドレイン電極１１８およびソース・ドレイン電極５０２を有する。ソース・ドレイン電極５０２は第１入出力電極の一例であってよく、ソース・ドレイン電極１１８は第２入出力電極の一例であってよい。第１入出力電極の一例であるソース・ドレイン電極５０２は、ラテラル成長化合物半導体層１１２の成長面を覆っている。すなわち、ソース・ドレイン電極５０２は、ラテラル成長化合物半導体層１１２の側面にも形成されている。
ソース・ドレイン電極５０２がラテラル成長化合物半導体層１１２の側面にも形成されることにより、ラテラル成長化合物半導体層１１２あるいはその上に形成される活性層（キャリア移動層）でのキャリアの移動方向に入出力電極を配置できる。これにより、キャリア移動を容易にして、電子デバイス５００の性能を向上できる。
図１２は、他実施形態の電子デバイス６００の断面例を示す。図１２の断面例は、図１におけるＡ−Ａ線断面に相当する。電子デバイス６００におけるソース・ドレイン電極６０２の配置が相違するほか、電子デバイス５００の場合と同様であってよい。電子デバイス６００において、能動素子の一例であってよいＭＯＳＦＥＴは、ソース・ドレイン電極６０２およびソース・ドレイン電極５０２を有する。ソース・ドレイン電極６０２は第２入出力電極の一例であってよい。
電子デバイス６００において、開口部１０５のラテラル成長化合物半導体層１１２は、エッチングにより除去されている。そしてソース・ドレイン電極６０２は、エッチングにより露出したラテラル成長化合物半導体層１１２の側面を覆っている。これにより、電子デバイス６００におけるキャリア移動をさらに容易にして、電子デバイス６００の性能をさらに向上できる。
また、ソース・ドレイン電極６０２は、エッチングにより露出した開口部１０５の第１シード化合物半導体１０８を介してシリコン基板１０２に接続されている。これによりＭＯＳＦＥＴの一方の入出力端子を基板電位に維持して、たとえばノイズを低減する等の効果を奏することができる。
図１３は、他実施形態の電子デバイス７００の断面例を示す。図１３の断面例は、図１におけるＡ−Ａ線断面に相当する。電子デバイス７００が下部ゲート絶縁膜７０２および下部ゲート電極７０４を備えるほか、電子デバイス１００の場合と同様であってよい。電子デバイス７００において、能動素子の一例であってよいＭＯＳＦＥＴは、入出力間の電流または電圧を制御するゲート電極１１６および下部ゲート電極７０４を有する。
ゲート電極１１６および下部ゲート電極７０４は、制御電極の一例であってよい。下部ゲート電極７０４は、絶縁膜１０４とラテラル成長化合物半導体層１１２との間に配置され、ゲート電極１１６は、ラテラル成長化合物半導体層１１２の絶縁膜１０４の反対側に配置される。ゲート電極１１６および下部ゲート電極７０４は、互いに対向して形成されている。
電子デバイス７００においてゲート電極１１６および下部ゲート電極７０４を上記のように配置することにより、簡便にダブルゲート構造を実現できる。ダブルゲート構造によれば、ゲートの制御性を高め、ひいては電子デバイス７００のスイッチング性能等を向上できる。
以上の説明において電子デバイスの一例として、ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を例示した。しかし電子デバイスはＭＯＳＦＥＴに限られず、ＭＯＳＦＥＴの他、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）、シュードモルフィックＨＥＭＴ（ｐｓｅｕｄｏｍｏｒｐｈｉｃ−ＨＥＭＴ）が例示できる。さらに電子デバイス１００として、ＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等が例示できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
本実施形態の電子デバイス１００の平面例を示す。 図１におけるＡ−Ａ線断面を示す。 図１におけるＢ−Ｂ線断面を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の製造過程における断面例を示す。 電子デバイス１００の製造過程における断面例を示す。 他実施形態の電子デバイス２００の平面例を示す。 他実施形態の電子デバイス３００の平面例を示す。 他実施形態の電子デバイス４００の平面例を示す。 他実施形態の電子デバイス５００の断面例を示す。 他実施形態の電子デバイス６００の断面例を示す。 他実施形態の電子デバイス７００の断面例を示す。
１００ 電子デバイス、１０２ シリコン基板、１０４ 絶縁膜、１０５ 開口部、１０８ 第１シード化合物半導体、１１０ 第２シード化合物半導体、１１２ ラテラル成長化合物半導体層、１１４ ゲート絶縁膜、１１６ ゲート電極、１１８ ソース・ドレイン電極、１２０ 欠陥領域、１３０ 欠陥領域、２００ 電子デバイス、３００ 電子デバイス、４００ 電子デバイス、４０２ 化合物半導体バッファ層、５００ 電子デバイス、５０２ ソース・ドレイン電極、６００ 電子デバイス、６０２ ソース・ドレイン電極、７００ 電子デバイス、７０２ 下部ゲート絶縁膜、７０４ 下部ゲート電極

Claims (14)

  1. シリコン基板と、
    前記シリコン基板の上に形成された絶縁膜であって、前記シリコン基板に達しアスペクト比が√３／３以上の開口を有する絶縁膜と、
    前記開口に形成された化合物半導体結晶であって前記絶縁膜の表面よりも凸に形成された第１シード化合物半導体結晶と、
    前記第１シード化合物半導体結晶の第１特定面を核として前記絶縁膜の上にラテラル成長された第２シード化合物半導体結晶と、
    前記第２シード化合物半導体結晶の第２特定面をシード面として、前記絶縁膜の上にラテラル成長されたラテラル成長化合物半導体層と、
    を備え、
    前記第１特定面の面方位が、前記開口の底部における前記シリコン基板の表面の面方位と異なり、前記第２特定面の面方位が、前記第１特定面の面方位および前記開口の底部における前記シリコン基板の表面の面方位と異なる
    半導体基板。
  2. 前記開口の、前記シリコン基板の表面と平行な方向の最大幅寸法は５μｍ以下である、
    請求項１に記載の半導体基板。
  3. 前記ラテラル成長化合物半導体層または前記第２シード化合物半導体結晶は、欠陥を含む欠陥領域を有し、
    前記欠陥領域は、前記シード面または前記絶縁膜に所定の間隔で形成された欠陥中心により配置が制御されている、
    請求項１または請求項２に記載の半導体基板。
  4. 前記ラテラル成長化合物半導体層は、欠陥を含む欠陥領域を有し、
    前記欠陥領域は、前記開口を所定の間隔で形成することにより配置が制御されている、
    請求項１または請求項２に記載の半導体基板。
  5. 前記絶縁膜に前記開口が複数形成され、前記複数の開口のそれぞれに対応して形成された前記ラテラル成長化合物半導体層が、前記絶縁膜の上で互いに離間している、
    請求項１から請求項４の何れか一項に記載の半導体基板。
  6. 前記ラテラル成長化合物半導体層は、２−６族化合物半導体または３−５族化合物半導体を含む、
    請求項１から請求項５の何れか一項に記載の半導体基板。
  7. シリコン基板に絶縁膜を形成する段階と、
    前記絶縁膜に、前記シリコン基板に達しアスペクト比が√３／３以上の開口を形成する段階と、
    前記開口に第１シード化合物半導体結晶を前記絶縁膜の表面よりも凸に形成する段階と、
    前記第１シード化合物半導体結晶の第１特定面を核として前記絶縁膜の上に第２シード化合物半導体結晶をラテラル成長させる段階と、
    前記第２シード化合物半導体結晶の第２特定面をシード面として、前記絶縁膜の上にラテラル成長化合物半導体層をラテラル成長させる段階と、
    を備え、
    前記第１特定面の面方位が、前記開口の底部における前記シリコン基板の表面の面方位と異なり、前記第２特定面の面方位が、前記第１特定面の面方位および前記開口の底部における前記シリコン基板の表面の面方位と異なる
    半導体基板の製造方法。
  8. 前記第２シード化合物半導体のシード面または前記絶縁膜に、所定の間隔の欠陥中心を形成する段階、
    をさらに備えた請求項７に記載の半導体基板の製造方法。
  9. シリコン基板と、
    前記シリコン基板の上に形成された絶縁膜であって、前記シリコン基板に達しアスペクト比が√３／３以上の開口を有する絶縁膜と、
    前記開口に形成された化合物半導体結晶であって前記絶縁膜の表面よりも凸に形成された第１シード化合物半導体結晶と、
    前記第１シード化合物半導体結晶の第１特定面を核として前記絶縁膜の上にラテラル成長された第２シード化合物半導体結晶と、
    前記第２シード化合物半導体結晶の第２特定面をシード面として、前記絶縁膜の上にラテラル成長されたラテラル成長化合物半導体層と、
    前記ラテラル成長化合物半導体層の無欠陥領域の上に活性領域を有する能動素子と、
    を備え、
    前記第１特定面の面方位が、前記開口の底部における前記シリコン基板の表面の面方位と異なり、前記第２特定面の面方位が、前記第１特定面の面方位および前記開口の底部における前記シリコン基板の表面の面方位と異なる
    電子デバイス。
  10. 前記能動素子は第１入出力電極および第２入出力電極を有し、
    前記第１入出力電極は、前記ラテラル成長化合物半導体層の成長面を覆う、
    請求項９に記載の電子デバイス。
  11. 前記能動素子は第１入出力電極および第２入出力電極を有し、
    前記開口を含む領域上の前記ラテラル成長化合物半導体層は、エッチングにより除去さ
    れており、
    前記第２入出力電極は、前記エッチングにより露出した前記ラテラル成長化合物半導体
    層の側面を覆う、
    請求項９または請求項１０に記載の電子デバイス。
  12. 前記第２入出力電極は、前記エッチングにより露出した前記絶縁膜の開口に形成された
    前記第１シード化合物半導体結晶を介して前記シリコン基板に接続される、
    請求項１１に記載の電子デバイス。
  13. 前記能動素子は入出力間の電流または電圧を制御する制御電極を有し、
    前記制御電極は、前記絶縁膜と前記ラテラル成長化合物半導体層との間、および、前記
    ラテラル成長化合物半導体層の前記絶縁膜の反対側に、互いに対向して形成されている、
    請求項９から請求項１２の何れか一項に記載の電子デバイス。
  14. 前記能動素子が相互に接続されている、
    請求項９から請求項１３の何れか一項に記載の電子デバイス。
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