WO2024095458A1 - 半導体装置の製造方法 - Google Patents

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佑樹 吉屋
史人 中島
拓也 星
弘樹 杉山
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日本電信電話株式会社
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • a heterojunction field effect transistor (HFET) or high electron mobility transistor (HEMT) is a transistor that turns on and off by changing the carrier density in the channel using the electric field generated by the gate voltage.
  • a barrier layer made of AlGaN and a channel layer made of GaN are stacked to compensate for the difference in the magnitude of polarization between them, and a two-dimensional electron gas (2DEG) is formed as a channel by electrons gathering near the interface.
  • 2DEG two-dimensional electron gas
  • a gate electrode is formed on a barrier layer of several to several tens of nm in thickness to control the 2DEG concentration near the interface between the barrier layer and the channel layer.
  • a channel layer may be formed on the barrier layer, and a gate electrode may be formed on the channel layer.
  • the source and drain electrodes are electrically connected (ohmic connection) to the 2DEG that forms the channel.
  • nitride semiconductors have a problem in that they have high contact resistance due to their large band gap.
  • Non-Patent Document 1 Non-Patent Document 1
  • This damaged layer is at the interface with the regrown n-GaN layer, and when a current is passed through the electrode formed through the n-GaN layer, the drain current flows across this interface. For this reason, the many crystal defects formed in the damaged layer at this interface act as traps for carrier electrons, causing degradation of the electrical characteristics of the transistor.
  • Non-Patent Document 2 In order to remove the above-mentioned damaged layer, there is a technique in which a wet process is carried out after a dry etching process. There is also a technique in which the plasma power in the dry etching process is gradually reduced to thin the ultimately remaining damaged layer (Non-Patent Document 2). However, even this technique cannot completely remove the damage. Thus, with conventional techniques, there is a problem in that it is not easy to connect an electrode to the channel due to the two-dimensional electron gas formed near the heterojunction interface of the nitride semiconductor without degrading the transistor characteristics.
  • the present invention was made to solve the above problems, and aims to connect an electrode to a channel of two-dimensional electron gas formed near the heterojunction interface of a nitride semiconductor without degrading the transistor characteristics.
  • the method for manufacturing a semiconductor device includes a first step of forming a first semiconductor layer by crystal growing a first nitride semiconductor in the c-axis direction on a substrate, a second step of forming a frame-shaped first selective growth mask on the first semiconductor layer, the frame-shaped first selective growth mask having a rectangular first opening in a plan view and two wide portions in the center of each of opposing sides of the rectangle that are wider than other regions, and a second selective growth mask having a first nitride semiconductor different from the first nitride semiconductor grown in the c-axis direction on the first semiconductor layer exposed in the first opening by selective growth using the first selective growth mask, so that the first region between the two wide portions is wider than the first region.
  • the method includes a third step of forming a second semiconductor layer that is thicker than the outer second and third regions, a fourth step of forming a second selective growth mask on the first semiconductor layer after removing the first selective growth mask, the second selective growth mask covering the periphery of the second semiconductor layer and the top of the first region of the second semiconductor layer, the second opening being provided in the second region, and the third opening being provided in the third region, and a fifth step of forming a third semiconductor layer and a fourth semiconductor layer by selectively growing a third nitride semiconductor having n-type impurities introduced therein in the c-axis direction on each of the second and third regions of the second semiconductor layer.
  • a frame-shaped first selective growth mask that has a rectangular first opening in a plan view and two wide portions in the center of each of two opposing sides of the rectangle that are wider than the other regions, so that an electrode can be connected to a channel due to two-dimensional electron gas formed near the heterojunction interface of a nitride semiconductor without degrading the characteristics of the transistor.
  • FIG. 1A is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1C is a plan view showing a state of a semiconductor device in the middle of a process for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1D is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1A is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1B is a
  • FIG. 1E is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1F is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1G is a plan view showing a state of a semiconductor device in the middle of a process for explaining a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1H is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1I is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • a first nitride semiconductor is crystal-grown in the c-axis direction on a substrate 101 to form a first semiconductor layer 102 (first step).
  • a buffer layer 111 can be formed on the substrate 101, and the first semiconductor layer 102 can be formed on the buffer layer 111.
  • the first nitride semiconductor can be crystal-grown by a known nitride semiconductor epitaxial growth technique such as metal-organic vapor phase epitaxy (MOVPE), to form the first semiconductor layer 102.
  • MOVPE metal-organic vapor phase epitaxy
  • the substrate 101 can be, for example, a sapphire substrate with a C-plane as the main surface.
  • the substrate 101 can also be a crystalline substrate such as SiC, Si, or GaN.
  • the buffer layer 111 can be a single-layer or multi-layer structure of a nitride semiconductor such as GaN.
  • the buffer layer 111 can be made of an appropriate material depending on the substrate 101 and the desired performance. For example, when using a Si substrate, a nucleation layer made of AlN is required in the early stages of growth.
  • the buffer layer 111 may be a high-resistance layer, in which case the buffer layer 111 may contain GaN doped with carbon or the like.
  • a buffer layer 111 is formed by growing GaN crystals with group III polarity (Ga polarity) (in the +c-axis direction) on the substrate 101, and then a first semiconductor layer 102 made of GaN (first nitride semiconductor) is formed by growing GaN crystals with group III polarity.
  • the surface of the first semiconductor layer 102 is the (0001) plane.
  • the first semiconductor layer 102 made of GaN can be used as a channel layer in a HEMT.
  • a buffer layer 111 can be formed by growing GaN crystals with group V polarity (N polarity) (in the -c-axis direction) on the substrate 101, and then a first semiconductor layer 102 made of AlGaN (first nitride semiconductor) can be formed by growing AlGaN crystals with group V polarity.
  • the surface of the first semiconductor layer 102 is the (000-1) plane.
  • the first semiconductor layer 102 made of AlGaN can also be used as a barrier layer in an N-polarity HEMT.
  • a first selective growth mask 103 is formed on the first semiconductor layer 102 (second step).
  • the first selective growth mask 103 is exposed to high temperatures exceeding 1000° C. during selective growth, and is therefore desirably made of a material with high heat resistance, and may be made of, for example, SiO 2 .
  • the first selective growth mask 103 is frame-shaped and has a rectangular first opening 103a in plan view.
  • the area of the first opening 103a is the area where the element is formed.
  • the first opening 103a has two wide portions 104 in the center of each of two opposing sides of the rectangle, each of which has a width wider than the other areas.
  • the area between the two wide portions 104 will be referred to as the first region 131, and the areas in the first opening 103a outside the first region 131 will be referred to as the second region 132 and the third region 133.
  • the second region 132 and the third region 133 are arranged to sandwich the first region 131.
  • the second region 132 and the third region 133 can have the same area. If the element formed in the area of the first opening 103a is a transistor such as a HEMT, for example, a gate electrode is arranged in the first region 131, and a source electrode and a drain electrode, which are ohmic electrodes, are arranged in the second region 132 and the third region 133.
  • a second nitride semiconductor different from the first nitride semiconductor is crystal-grown in the c-axis direction on the first semiconductor layer 102 exposed in the first opening 103a by selective growth using the first selective growth mask 103, thereby forming the second semiconductor layer 105 as shown in FIG. 1D (third step).
  • the first semiconductor layer 102 and the second semiconductor layer 105 can have different bandgaps.
  • a two-dimensional electron gas is formed near the heterojunction interface between the first semiconductor layer 102 and the second semiconductor layer 105.
  • the second semiconductor layer 105 can be made of AlGaN (second nitride semiconductor).
  • the second semiconductor layer 105 made of AlGaN can be formed by growing AlGaN crystal with group III polarity on the first semiconductor layer 102 exposed in the first opening 103a.
  • the surface of the second semiconductor layer 105 is the (0001) plane.
  • the second semiconductor layer 105 made of AlGaN can be used as a barrier layer in a HEMT.
  • the second semiconductor layer 105 can be made of GaN (second nitride semiconductor).
  • the second semiconductor layer 105 made of GaN can be formed by growing GaN crystal with group V polarity on the first semiconductor layer 102 exposed in the first opening 103a.
  • the surface of the second semiconductor layer 105 is the (000-1) plane.
  • the second semiconductor layer 105 made of GaN can be used as a channel layer in a HEMT.
  • the second semiconductor layer 105 is formed such that the first region 131 between the two wide portions 104 is thicker than the second region 132 and the third region 133 outside the first region 131.
  • elements are less likely to adhere to the surface of the selective growth mask than to the surface of the semiconductor layer. For this reason, many of the group III elements such as Ga and In supplied near the surface of the selective growth mask migrate (surface migration) horizontally across the surface of the selective growth mask relative to the plane of the semiconductor layer, and crystals selectively grow on the surface of the semiconductor layer where the selective growth mask is not formed.
  • the larger the area of the mask the more elements of the raw material will migrate to the surrounding unmasked areas, increasing the crystal growth rate.
  • the crystals that grow near a wide mask will be thicker than those that grow near a narrow mask.
  • the first selective growth mask 103 has a wide portion 104 in the first region 131, and in the second region 132 and third region 133 on either side of the wide portion 104, the film that is selectively grown is expected to be thinner than in the first region 131.
  • the thickness of the first selective growth mask 103 is equal to or greater than the thickness of the second semiconductor layer 105 to be selectively grown.
  • the thickness is typically about 20 nm, so the thickness of the first selective growth mask 103 can be set to the same thickness.
  • the second semiconductor layer 105 is used as a channel layer, there are fewer restrictions on the thickness of the second semiconductor layer 105 compared to the case of a barrier layer.
  • the thickness can be 20 nm in the thick region of the first region 131 and 5 nm in the thin regions of the second region 132 and the third region 133.
  • the thickness of the first selective growth mask 103 can be uniform, at about 20 nm, throughout the entire regions of the first region 131 and the second region 132.
  • a second selective growth mask 106 is formed on the first semiconductor layer 102 as shown in Figures 1E, 1F, and 1G (fourth step).
  • Figure 1E shows a cross section taken along line aa' in Figure 1G
  • Figure 1F shows a cross section taken along line bb' in Figure 1G.
  • the second selective growth mask 106 covers the periphery of the second semiconductor layer 105 and the top of the first region 131 of the second semiconductor layer 105, and has a second opening 106a in the second region 132 and a third opening 106b in the third region 133. Since the second selective growth mask 106 is exposed to high temperatures exceeding 1000° C. during selective growth, it is desirable to make the second selective growth mask 106 from a material with high heat resistance, and it can be made from SiO 2 , for example.
  • the first selective growth mask 103 made from SiO 2 can be selectively removed by wet etching using hydrofluoric acid. Nitride semiconductors are not etched by wet etching using hydrofluoric acid.
  • the third semiconductor layer 107 and the fourth semiconductor layer 108 are formed by selective growth using the second selective growth mask 106, as shown in FIG. 1H (step 5).
  • the third semiconductor layer 107 and the fourth semiconductor layer 108 can be formed by crystal growth in the c-axis direction of a third nitride semiconductor having n-type impurities introduced therein on the second region 132 and the third region 133 of the second semiconductor layer 105, respectively.
  • the third semiconductor layer 107 and the fourth semiconductor layer 108 are so-called contact layers used to reduce the contact resistance of the element (HEMT), and can be made of, for example, n-type GaN.
  • the second selective growth mask 106 is removed.
  • the second selective growth mask 106 made of SiO2 can be selectively removed by wet etching using hydrofluoric acid. Nitride semiconductors are not etched by wet etching using hydrofluoric acid.
  • the first electrode 109 and the second electrode 110 are formed (step 6).
  • the first electrode 109 and the second electrode 110 are ohmic-connected to the tops of the third semiconductor layer 107 and the fourth semiconductor layer 108, respectively.
  • a lift-off mask (not shown) having openings in each electrode formation region is formed, and Ti/Al/Ni/Au is deposited on top of this by sputtering or vapor deposition.
  • the lift-off mask is then removed (lifted off) to form the first electrode 109 and the second electrode 110.
  • the first electrode 109 and the second electrode 110 can be the source electrode and the drain electrode of a transistor such as a HEMT.
  • a gate electrode (not shown) that forms a Schottky junction on the surface of the second semiconductor layer 105 between the first electrode 109 and the second electrode 110 can be formed into a field effect transistor (HEMT).
  • HEMT field effect transistor
  • a frame-shaped first selective growth mask is used that has a rectangular first opening in a plan view and two wide portions in the center of each of opposing sides of the rectangle that are wider than the other regions, so that an electrode can be connected to a channel of two-dimensional electron gas formed near the heterojunction interface of a nitride semiconductor without degrading the transistor characteristics.
  • a contact layer can be formed by thinning without using dry etching, so no interfacial damage layer is formed between the thinned semiconductor layer surface and the contact layer, and the electrical characteristics of the transistor are not degraded.

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Abstract

第１半導体層（１０２）の上に形成する第１選択成長マスク（１０３）は、平面視で矩形の第１開口（１０３ａ）を備える枠状とされ、第１開口（１０３ａ）の領域は、素子が形成される領域となり、平面視で第１開口（１０３ａ）の矩形の一方の向かい合う辺の各々の中央部に、他の領域より広い幅とされた２つの幅広部（１０４）を備える。２つの幅広部（１０４）の間を第１領域（１３１）とし、第１開口（１０３ａ）の中で第１領域（１３１）より外側を、第２領域（１３２）および第３領域（１３３）とすると、平面視で、第２領域（１３２）および第３領域（１３３）は、第１領域（１３１）を挾むように配置される。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関する。
　ヘテロ接合電界効果トランジスタ（heterojunction field effect transistor：ＨＦＥＴ）または高電子移動度トランジスタ(high electron mobility transistor：ＨＥＭＴ）は、ゲート電圧により生じる電界によって、チャネルのキャリア密度を変化させることで、ＯＮ／ＯＦＦを行うトランジスタである。
　窒化物半導体を用いる場合、例えば、ＡｌＧａＮによるバリア層とＧａＮによるチャネル層とを積層することで、これらの間の分極の大きさの差を補償するようにして界面近傍に電子が集まって形成される２次元電子ガス（2 dimensional electron gas：２ＤＥＧ）を、チャネルとして用いる。一般的なＧａ極性の窒化物半導体からなるＨＥＭＴでは、数ｎｍ～数十ｎｍ程度のバリア層の上にゲート電極を形成し、バリア層とチャネル層との界面近傍の２ＤＥＧ濃度を制御する。また、バリア層の上にチャネル層を形成し、チャネル層の上にゲート電極を形成する場合もある。
　上述した窒化物半導体を用いるトランジスタでは、チャネルとなる２ＤＥＧにソース電極およびドレイン電極を電気的に接続（オーミック接続）することになる。ここで、窒化物半導体は、大きなバンドギャップのためにコンタクト抵抗が高いという問題がある。このコンタクト抵抗を低減するために、ソース電極・ドレイン電極を設ける領域に、コンタクト層としてｎ型不純物を導入したＧａＮ（ｎ－ＧａＮ）を再成長する技術がある。この技術では、ソース電極・ドレイン電極が配置される窒化物半導体層の再成長する領域を、エッチングして薄くし、チャネルとなる２ＤＥＧの近くからｎ－ＧａＮを再成長させている。
S. J. Pearton1 et al., "A Review of Dry Etching of GaN and Related Materials", Materials Research Society Internet Journal of Nitride Semiconductor Research, vol. 5, Issue 1,  2000. Shinji Yamada et al., "Reduction of plasma-induced damage in n-type GaN by multistep-bias etching in inductively coupled plasma reactive ion etching", Applied Physics Express, vol. 13, 016505, 2020.
　ところで、よく知られているように、窒化物半導体は、一般的なウエットエッチングが適用できないため、上述したような薄層化は、ドライエッチングで実施することになる。しかし、ドライエッチングでは、エッチングガス原子やイオンによってエッチング対象面が叩かれるため、エッチング面に結晶欠陥の多いダメージ層が残る（非特許文献１）。このダメージ層は、再成長させたｎ－ＧａＮの層との界面にあたり、ｎ－ＧａＮの層を介して形成される電極に電流を流した際に、ドレイン電流がこの界面を横切るように流れる。このため、この界面のダメージ層に形成される多くの結晶欠陥が、キャリア電子に対してトラップとして機能し、トランジスタの電気特性を劣化させる要因となる。
 　上述したダメージ層を除去するために、ドライエッチング処理をした後にウエット処理を実施する技術がある。また、ドライエッチング処理におけるプラズマのパワーを、段階的に落としていくことで、最終的に残るダメージ層を薄する技術がある（非特許文献２）。しかしながら、この技術においてもダメージを完全に除去することはできない。このように、従来技術では、窒化物半導体のヘテロ接合界面近傍に形成される２次元電子ガスによるチャネルに、トランジスタの特性を劣化させること無く電極を接続させることが容易ではないという問題があった。
　本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体のヘテロ接合界面近傍に形成される２次元電子ガスによるチャネルに、トランジスタの特性を劣化させること無く電極を接続させることを目的とする。
　本発明に係る半導体装置の製造方法は、基板の上に第１窒化物半導体をｃ軸方向に結晶成長して第１半導体層を形成する第１工程と、平面視で矩形の第１開口を備え、矩形の一方の向かい合う辺の各々の中央部に他の領域より広い幅とされた２つの幅広部を備える枠状の第１選択成長マスクを第１半導体層の上に形成する第２工程と、第１選択成長マスクを用いた選択成長により、第１開口に露出する第１半導体層の上に第１窒化物半導体とは異なる第２窒化物半導体をｃ軸方向に結晶成長することで、２つの幅広部の間の第１領域が、第１領域より外側の第２領域および第３領域より厚くされた第２半導体層を形成する第３工程と、第１選択成長マスクを除去した後、第２半導体層の周囲および第２半導体層の第１領域の上を覆い、第２領域に第２開口を備え、第３領域に第３開口を備える第２選択成長マスクを第１半導体層の上に形成する第４工程と、第２選択成長マスクを用いた選択成長により、第２半導体層の第２領域および第３領域の上の各々にｎ型不純物が導入された第３窒化物半導体をｃ軸方向に結晶成長することで、第３半導体層および第４半導体層を形成する第５工程とを備える。
　以上説明したように、本発明によれば、平面視で矩形の第１開口を備え、矩形の一方の向かい合う辺の各々の中央部に他の領域より広い幅とされた２つの幅広部を備える枠状の第１選択成長マスクを用いるので、窒化物半導体のヘテロ接合界面近傍に形成される２次元電子ガスによるチャネルに、トランジスタの特性を劣化させること無く電極を接続させることができる。
図１Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図１Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図１Ｃは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す平面図である。 図１Ｄは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図１Ｅは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図１Ｆは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図１Ｇは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す平面図である。 図１Ｈは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図１Ｉは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。
　以下、本発明の実施の形態に係る半導体装置の製造方法について図１Ａ～図１Ｉを参照して説明する。
　まず、図１Ａに示すように、基板１０１の上に第１窒化物半導体をｃ軸方向に結晶成長して第１半導体層１０２を形成する（第１工程）。例えば、基板１０１の上にバッファー層１１１を形成し、バッファー層１１１の上に第１半導体層１０２を形成することができる。例えば、有機金属気相成長法（ＭＯＶＰＥ法）などの公知の窒化物半導体のエピタキシャル成長技術により、第１窒化物半導体を結晶成長することで、第１半導体層１０２が形成できる。後述する半導体層の形成においても同様である。
　基板１０１は、例えば、主表面をＣ面とされたサファイア基板とすることができる。また、基板１０１は、ＳｉＣ、Ｓｉ、ＧａＮなどの結晶基板とすることができる。
　バッファー層１１１は、ＧａＮ等の窒化物半導体の単層あるいは多層の構造とすることができる。基板１０１や求める性能によってバッファー層１１１は、材料などを適宜に構成することができる。例えば、Ｓｉ基板を用いる場合、成長初期にはＡｌＮからなる核形成層などが必要となる。また、バッファー層１１１は、高抵抗な層とする場合があり、この場合は、炭素などをドーピングしたＧａＮをバッファー層１１１に含むことができる。
　例えば、基板１０１の上にＧａＮをＩＩＩ族極性（Ｇａ極性）で（＋ｃ軸方向に）結晶成長することで、バッファー層１１１を形成し、引き続いて、ＧａＮをＩＩＩ族極性で結晶成長することで、ＧａＮ（第１窒化物半導体）からなる第１半導体層１０２が形成できる。この場合、第１半導体層１０２の表面は、（０００１）面となる。また、ＧａＮから構成した第１半導体層１０２は、ＨＥＭＴにおけるチャネル層とすることができる。
　また、例えば、基板１０１の上にＧａＮをＶ族極性（Ｎ極性）で（－ｃ軸方向に）結晶成長することで、バッファー層１１１を形成し、引き続いて、ＡｌＧａＮをＶ族極性で結晶成長することで、ＡｌＧａＮ（第１窒化物半導体）からなる第１半導体層１０２が形成できる。この場合、第１半導体層１０２の表面は、（０００－１）面となる。また、ＡｌＧａＮから構成した第１半導体層１０２は、Ｎ極性ＨＥＭＴにおけるバリア層とすることができる。
　次に、図１Ｂ、図１Ｃに示すように、第１選択成長マスク１０３を第１半導体層１０２の上に形成する（第２工程）。第１選択成長マスク１０３は、選択成長時の１０００℃を超える高温にさらされるため、耐熱性の高い材料から構成することが望ましく、例えば、ＳｉＯ2から構成することができる。
　第１選択成長マスク１０３は、平面視で矩形の第１開口１０３ａを備える枠状とされている。第１開口１０３ａの領域は、素子が形成される領域となる。また、平面視で、第１開口１０３ａの矩形の一方の向かい合う辺の各々の中央部に他の領域より広い幅とされた２つの幅広部１０４を備える。
　以下、２つの幅広部１０４の間を第１領域１３１とし、第１開口１０３ａの中で第１領域１３１より外側を、第２領域１３２および第３領域１３３とする。平面視で、第２領域１３２および第３領域１３３は、第１領域１３１を挾むように配置される。また、平面視で、第２領域１３２および第３領域１３３は、同一の面積とすることができる。第１開口１０３ａの領域に形成される素子が、例えばＨＥＭＴなどのトランジスタの場合、第１領域１３１にゲート電極が配置され、第２領域１３２および第３領域１３３に、オーミック電極であるソース電極およびドレイン電極が配置される。
　次に、第１選択成長マスク１０３を用いた選択成長により、第１開口１０３ａに露出する第１半導体層１０２の上に第１窒化物半導体とは異なる第２窒化物半導体をｃ軸方向に結晶成長することで、図１Ｄに示すように第２半導体層１０５を形成する（第３工程）。第１半導体層１０２と第２半導体層１０５とは、互いに異なるバンドギャップとすることができる。第１半導体層１０２と第２半導体層１０５とのヘテロ接合界面の近傍には、２次元電子ガスが形成される。
　第１半導体層１０２をＩＩＩ族極性で結晶成長したＧａＮから構成してチャネル層と場合、第２半導体層１０５は、ＡｌＧａＮ（第２窒化物半導体）から構成することができる。例えば、第１開口１０３ａに露出する第１半導体層１０２の上に、ＡｌＧａＮをＩＩＩ族極性で結晶成長することで、ＡｌＧａＮからなる第２半導体層１０５が形成できる。この場合、第２半導体層１０５の表面は、（０００１）面となる。ＡｌＧａＮから構成した第２半導体層１０５は、ＨＥＭＴにおけるバリア層とすることができる。
　また、第１半導体層１０２をＶ族極性で結晶成長したＡｌＧａＮから構成してバリア層とする場合、第２半導体層１０５は、ＧａＮ（第２窒化物半導体）から構成することができる。例えば、第１開口１０３ａに露出する第１半導体層１０２の上に、ＧａＮをＶ族極性で結晶成長することで、ＧａＮからなる第２半導体層１０５が形成できる。この場合、第２半導体層１０５の表面は、（０００－１）面となる。ＧａＮから構成した第２半導体層１０５は、ＨＥＭＴにおけるチャネル層とすることができる。
　第２半導体層１０５は、２つの幅広部１０４の間の第１領域１３１が、第１領域１３１より外側の第２領域１３２および第３領域１３３より厚く形成される。よく知られているように、選択成長マスクを用いた結晶成長では、半導体層の表面に比べて選択成長マスクの表面へは元素が付着し難い。このため、選択成長マスクの表面近傍に供給されたＧａやＩｎなどのＩＩＩ族元素の多くは、選択成長マスクの表面を半導体層の平面に対して水平方向へ移動（表面マイグレーション）し、選択成長マスクが形成されていない半導体層の表面に選択的に結晶が成長する。
　このため、マスクの面積が大きいほど、その周囲のマスクの無い領域へ移動してくる原料の元素が多くなり、結晶成長レートを大きくすることになる。つまり、幅が太いマスクの近傍で成長する結晶は、幅の狭いマスクの近傍に比べて厚くなる。
　第１選択成長マスク１０３は、第１領域１３１に幅広部１０４を備えており、この両脇のマスク幅が狭い第２領域１３２および第３領域１３３は、第１領域１３１に比べて選択成長する膜が薄くなることが期待できる。
　なお、第１選択成長マスク１０３の厚さは、選択成長する第２半導体層１０５の厚さと同程度かそれ以上であることが望ましい。例えば、第２半導体層１０５をＧａＮ ＨＥＭＴのバリア層とする場合、典型的なものであれば厚さ２０ｎｍ程度であるため、第１選択成長マスク１０３の厚さも同程度の厚さとすることができる。また、第２半導体層１０５をチャネル層とする場合、第２半導体層１０５の厚さは、バリア層の場合と比べて制約は少ない。例えば、第１領域１３１の厚い領域で厚さ２０ｎｍ、第２領域１３２および第３領域１３３の薄い領域で厚さ５ｎｍとすることができる。この場合、第１選択成長マスク１０３の厚さは、第１領域１３１および第２領域１３２の全領域において２０ｎｍ程度と均一にすることができる。
　次に、第１選択成長マスク１０３を除去した後、図１Ｅ，図１Ｆ，図１Ｇに示すように、第２選択成長マスク１０６を第１半導体層１０２の上に形成する（第４工程）。なお、図１Ｅは、図１Ｇのａａ’線の断面を示し、図１Ｆは、図１Ｇのｂｂ’線の断面を示している。
　第２選択成長マスク１０６は、第２半導体層１０５の周囲および第２半導体層１０５の第１領域１３１の上を覆い、第２領域１３２に第２開口１０６ａを備え、第３領域１３３に第３開口１０６ｂを備える。第２選択成長マスク１０６は、選択成長時の１０００℃を超える高温にさらされるため、耐熱性の高い材料から構成することが望ましく、例えば、ＳｉＯ2から構成することができる。なお、ＳｉＯ2から構成した第１選択成長マスク１０３は、フッ酸を用いたウエットエッチングにより選択的に除去できる。フッ酸を用いたウエットエッチングでは、窒化物半導体がエッチングされない。
　次に、第２選択成長マスク１０６を用いた選択成長により、図１Ｈに示すように、第３半導体層１０７および第４半導体層１０８を形成する（第５工程）。第３半導体層１０７および第４半導体層１０８は、第２半導体層１０５の第２領域１３２および第３領域１３３の上の各々にｎ型不純物が導入された第３窒化物半導体をｃ軸方向に結晶成長することで形成することができる。第３半導体層１０７および第４半導体層１０８は、素子（ＨＥＭＴ）のコンタクト抵抗を低減するために用いるいわゆるコンタクト層であり、例えば、ｎ型のＧａＮから構成することができる。
　以上のようにして第３半導体層１０７および第４半導体層１０８を形成した後、第２選択成長マスク１０６を除去する。ＳｉＯ2から構成した第２選択成長マスク１０６は、フッ酸を用いたウエットエッチングにより選択的に除去できる。フッ酸を用いたウエットエッチングでは、窒化物半導体がエッチングされない。
　次いで、図１Ｉに示すように、第１電極１０９および第２電極１１０を形成する（第６工程）。第１電極１０９および第２電極１１０は、第３半導体層１０７および第４半導体層１０８の上の各々に、オーミック接続する。例えば、各電極形成領域に開口を有するリフトオフマスク（不図示）を形成し、この上より、スパッタ法や蒸着法などによりＴｉ／Ａｌ／Ｎｉ／Ａｕを堆積する。この後、リフトオフマスクを除去（リフトオフ）することで、第１電極１０９および第２電極１１０が形成できる。
　第１電極１０９および第２電極１１０は、ＨＥＭＴなどのトランジスタのソース電極およびドレイン電極とすることができる。また、第１電極１０９および第２電極１１０を形成した後、第１電極１０９および第２電極１１０の間の第２半導体層１０５の表面に、ショットキー接合するゲート電極（不図示）を形成することなどにより、電界効果トランジスタ（ＨＥＭＴ）とすることができる。
　以上に説明したように、本発明によれば、平面視で矩形の第１開口を備え、矩形の一方の向かい合う辺の各々の中央部に他の領域より広い幅とされた２つの幅広部を備える枠状の第１選択成長マスクを用いるので、窒化物半導体のヘテロ接合界面近傍に形成される２次元電子ガスによるチャネルに、トランジスタの特性を劣化させること無く電極を接続させることができるようになる。本発明によれば、ドライエッチングを用いることなく薄層化してコンタクト層が形成できるので、薄層化した半導体層表面とコンタクト層との界面ダメージ層が形成されることがなく、トランジスタの電気特性を劣化させることが無い。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
　１０１…基板、１０２…第１半導体層、１０３…第１選択成長マスク、１０３ａ…第１開口、１０４…幅広部、１０５…第２半導体層、１０６…第２選択成長マスク、１０６ａ…第２開口、１０６ｂ…第３開口、１０７…第３半導体層、１０８…第４半導体層、１０９…第１電極、１１０…第２電極、１１１…バッファー層、１３１…第１領域、１３２…第２領域、１３３…第３領域。

Claims (3)

  1. 　基板の上に第１窒化物半導体をｃ軸方向に結晶成長して第１半導体層を形成する第１工程と、
    　平面視で矩形の第１開口を備え、矩形の一方の向かい合う辺の各々の中央部に他の領域より広い幅とされた２つの幅広部を備える枠状の第１選択成長マスクを前記第１半導体層の上に形成する第２工程と、
    　前記第１選択成長マスクを用いた選択成長により、前記第１開口に露出する前記第１半導体層の上に前記第１窒化物半導体とは異なる第２窒化物半導体をｃ軸方向に結晶成長することで、前記２つの幅広部の間の第１領域が、前記第１領域より外側の第２領域および第３領域より厚くされた第２半導体層を形成する第３工程と、
    　前記第１選択成長マスクを除去した後、前記第２半導体層の周囲および前記第２半導体層の前記第１領域の上を覆い、前記第２領域に第２開口を備え、前記第３領域に第３開口を備える第２選択成長マスクを前記第１半導体層の上に形成する第４工程と、
    　前記第２選択成長マスクを用いた選択成長により、前記第２半導体層の前記第２領域および前記第３領域の上の各々にｎ型不純物が導入された第３窒化物半導体をｃ軸方向に結晶成長することで、第３半導体層および第４半導体層を形成する第５工程と
    　を備える半導体装置の製造方法。
  2. 　請求項１記載の半導体装置の製造方法において、
    　前記第１半導体層と前記第２半導体層とは、互いに異なるバンドギャップとされ、前記第１半導体層と前記第２半導体層とのヘテロ接合界面の近傍に２次元電子ガスが形成されることを特徴とする半導体装置の製造方法。
  3. 　請求項１または２記載の半導体装置の製造方法において、
    　前記第２選択成長マスクを除去した後、前記第３半導体層および前記第４半導体層の上の各々に、オーミック接続する第１電極および第２電極を形成する第６工程を更に備えることを特徴とする半導体装置の製造方法。
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