EP0000316A1 - Procédé de fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde de silicium encastrées - Google Patents

Procédé de fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde de silicium encastrées Download PDF

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EP0000316A1
EP0000316A1 EP78430001A EP78430001A EP0000316A1 EP 0000316 A1 EP0000316 A1 EP 0000316A1 EP 78430001 A EP78430001 A EP 78430001A EP 78430001 A EP78430001 A EP 78430001A EP 0000316 A1 EP0000316 A1 EP 0000316A1
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EP
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silicon
mask
ions
oxidation
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William Ralph Hunter
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Definitions

  • the present invention relates to the manufacture of semiconductor devices comprising embedded oxide regions and more particularly to a method of direct application of a nitride mask on a substrate, typically of silicon, previously damaged by a step of ion implantation followed by annealing.
  • US Patent No. 3,961,999 describes a method for reducing the problems posed by the appearance of bird beaks.
  • the layer of silicon dioxide is conventionally located between the silicon substrate and the layer of silicon nitride.
  • This patent specifies that holes are first made by pickling in the silicon dioxide; these holes correspond to the openings previously made in the nitride mask but have a larger opening diameter.
  • the silicon in the substrate is eliminated in the holes.
  • a layer of silicon is therefore deposited overall over the entire structure, then the latter is oxidized.
  • the recessed dielectric isolation regions are relatively flat, but the problems posed by the presence of bird beaks are not fully resolved.
  • U.S. Patent No. 3,900,350 describes a solution to reduce bird beaks by using a layer of polycrystalline silicon under the oxidation mask in place of the usual silicon oxide.
  • this patent highlights the defects created by the stresses, which appear when the silicon nitride oxidation mask is placed directly on the silicon substrate.
  • the method of the present invention is interesting in that it eliminates the need for an intermediate layer, between the nitride mask and the substrate, which had the consequence of developing these bird beaks.
  • the process of the present invention allows the nitride mask to be deposited directly on the silicon substrate while eliminating the stress defects which usually appear with this practice.
  • the method of the present invention essentially comprises the step of initial damage to the surface of the silicon substrate by ion implantation to a controlled depth, then preferably followed by an annealing step to create a dense network of dislocations which prevent propagation of stress induced defects from the layer masking when proceeding to the step of depositing a mask against oxidation typically in silicon nitride directly on the surface of said substrate.
  • FIGS. 1A, 1B and 1C represent different stages of the manufacture of an oxide region embedded in a typically silicon semiconductor substrate using a mask for the composite oxidation: nitride-silicon dioxide, as it is usually carried out in the prior art.
  • FIGS. 2A, 2B, 2C and 2D illustrate different stages of the fabrication of an oxide region embedded in a semiconductor substrate typically of silicon using a mask for nitride oxidation, placed directly on the substrate, after the latter has undergone the steps of ion implantation and annealing in accordance with the principles of the present invention.
  • FIG. 1A a silicon substrate 10 and an oxidation mask 14 made of silicon nitride deposited on the desired region are shown.
  • the silicon nitride mask 14 is separated from the substrate 10 by a layer 12 of silicon dioxide, since, as we have seen, placing the nitride mask 14 directly on the substrate 10 would cause stress deformations in this substrate and would lead thus to poorly performing devices.
  • the embedded oxide 16 is obtained by thermal growth in the desired unmasked region and a projection 16 ′ appears under the mask 14.
  • the mask 14 is removed as shown in the Figure 1C. Because of this relatively wide projection of 16 'silicon oxide, along the recessed oxide configuration, a portion that resembles a bird's beak remains after removal of the nitride mask 14 and the layer d 'underlying thin oxide 12, by an appropriate pickling process.
  • This beak-shaped portion produces an unwanted masking effect during diffusion processes and can even determine the lateral border of the scattered area, in which case the pn junction formed between the scattered area and the substrate may have curved edges. In subsequent manufacturing steps, during the fabrication of the diffused area it is even possible that the pn junction may be exposed on the surface of the substrate.
  • a polycrystalline silicon layer may be used in place of the silicon dioxide layer.
  • This polycrystalline silicon layer placed on the monocrystalline silicon substrate reduces the stresses due to the nitride mask and at the same time reduces the projection in the shape of a bird's beak.
  • this technique thus uses a relatively thick intermediate layer which must be removed either directly or indirectly after conversion to oxide, by a pickling step.
  • FIG. 2A represents, in section, a silicon substrate 10 which has been subjected to an ion beam to a controlled depth d.
  • the ion implantation produces a very damaged layer 20 practically of amorphous silicon on the surface of the substrate 10.
  • the substrate 10 is then annealed and the heavily damaged layer 20 generates a very dense dislocation network, the microstructure of which depends on energy, the dose and the nature of the ions used during the implantation operation.
  • the dense dislocation network obtained after the implantation and annealing steps protects the mono silicon underlying lens of the defects induced by. constraints and allows the nitride oxidation mask 14 to be placed directly on the substrate 10 as illustrated in FIG. 2B.
  • FIG. 2C illustrates the structure after the oxidation step
  • FIG. 2D illustrates the structure after the elimination of the nitride oxidation mask and (if necessary) from the dense dislocation network 20, region in which no did not form a bird beak.
  • step (A) it is possible to carry out step (A) after step (B) provided that the ionic energy is large enough to perform the implantation operation through the nitride layer.
  • the choice of ions is mainly determined by the fact that in most cases they should not react electrically with silicon. For example, Si, Ge, Ar, Ne and O are possible bodies.
  • the energy of the implantation controls the depth of the damaged region.
  • the dose of ions must be close to the critical dose for a continuous amorphous layer to be effectively formed in the silicon, for example a dose of between 5 ⁇ 10 and 10 ⁇ 10 ions per cm 2 (for argon in silicon) is suitable.
  • step (F) may not be necessary in the manufacture of bipolar devices but may be necessary in the manufacture of MOS type field effect transistors.

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Abstract

- Perfectionnement aux procédés de fabrication de dispositifs semi-conducteurs. -Ce procédé évite l'apparition du phénomènedit du "bec d'oiseau" et permet cependant, le dépôt direct du masque en Si3N4 sur le substrat de silicium. Il comporte les étapes suivantes; (A) élaboration d'un substrat semi-conducteur typiquement de silicium (10); (B) implantation d'ions neutres (argon) dans la couche superficielle (20) du substrat pour l'endommager, et la rendre quasiment amorphe, cette étape est suivie d'un recuit; (C) formation sur ladite couche d'un masque (14) en nitrure de silicium (Si3N4) selon une configuration désirée; (D) oxydation des portions exposées du substrat pour former des régions (16) de bioxyde de silicium encastrées. -Application à la fabrication de dispositifs semiconducteurs à isolement par des régions en matériau diélectrique encastrées à grande densité d'intégration.

Description

    Description Domaine de l'invention
  • La présente invention concerne, la fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde encastrées et plus particulièrement, un procédé d'application directe d'un masque de nitrure sur un substrat, typiquement de silicium, préalablement endommagé par une étape d'implantation ionique suivie par un recuit.
    • Description de l'art antérieur et énoncé du problème
  • Il est bien connu dans la fabrication des dispositifs semi-conducteurs comportant des régions d'oxyde encastrées qui sont délimitées par un masque composé par exemple par du nitrure de silicium, que simultanément à la croissance de la région d'oxyde épais, il se développe aussi une région d'oxyde mince en saillie au-dessous dudit masque. Cette saillie qui se trouve dans la zone où sera réalisée la région de porte dans le cas de la fabrication d'un dispositif MOS FET, est appelée "bec d'oiseau" en raison de son profil en forme de bec et sa présence est attribuée à une diffusion latérale d'oxygène sous la couche de dioxyde de silicium mince qui est disposée entre le masque de nitrure de silicium et la surface du substrat typiquement, de silicium. On utilise cette couche de dioxyde de silicium mince parce que le dépôt du masque de nitrure de silicium directement sur le substrat de silicium entraînerait des défauts provoqués par des contraintes et des dislocations dans le substrat de silicium qui affecteraient de façon défavorable les performances du dispositif. Malheureusement, l'utilisation de cette couche de dioxyde de silicium pour empêcher l'apparition de ces défauts entraîne la formation de ces becs d'oiseaux indésirables comme on l'a vu ci-dessus.
  • Ce problème étant posé, il y a eu de nombreuses tentatives pour améliorer les procédés de fabrication et minimiser la formation de ces becs d'oiseaux, souvent en continuant à utiliser cette couche intermédiaire de dioxyde de silicium.
  • Par exemple, le brevet des E.U.A. No. 3 961 999 décrit un procédé permettant de réduire les problèmes posés par l'apparition des becs d'oiseaux. Dans ce brevet, la couche de dioxyde de silicium est classiquement située entre le substrat de silicium et la couche de nitrure de silicium. Ce brevet précise que des trous sont d'abord réalisés par décapage dans le dioxyde de silicium; ces trous correspondent aux ouvertures pratiquées préalablement dans le masque de nitrure mais présentent un diamètre d'ouverture plus important. Le silicium du substrat est éliminé dans les trous. Une couche de silicium est donc déposée globalement sur toute la structure, puis cette dernière est oxydée. Les régions d'isolement diélectrique encastrées sont relativement planes, mais les problèmes posés par la présence des becs d'oiseaux ne sont pas totalement résolus.
  • Par exemple, le brevet des E.U.A No. 3 900 350 décrit une solution qui permet de réduire les becs d'oiseaux en utilisant une couche de silicium polycristallin sous le masque d'oxydation à la place de l'oxyde de silicium habituel. En outre ce brevet met en évidence les défauts créés par les contraintes, qui apparaissent lorsque le masque d'oxydation de nitrure de silicium est disposé directement sur le substrat de silicium.
  • Ces deux brevets sont classiques. Ils préconisent l'utilisation d'une couche intermédiaire placée entre le masque de nitrure et le substrat de silicium, en essayant de réduire au minimum les problèmes posés par les becs d'oiseaux.
    • Exposé de la présente invention
  • Le procédé de la présente invention est intéressant par le fait qu'il élimine ce besoin de disposer d'une couche intermédiaire, entre le masque de nitrure et le substrat, et qui avait pour conséquence le développement de ces becs d'oiseaux. En outre le procédé de la présente invention permet au masque de nitrure d'être déposé directement sur le substrat de silicium tout en éliminant les défauts par contraintes qui apparaissaient habituellement avec cette pratique.
  • Le procédé de la présente invention comporte essentiellement l'étape d'endommagement initial de la surface du substrat de silicium par une implantation ionique jusqu'à une profondeur contrôlée, suivie ensuite de préférence par une étape de recuit pour créer un réseau dense de dislocations qui empêchera la propagation des défauts induits par contraintes à partir de la couche de masquage lorsque l'on procède à l'étape de dépôt d'un masque contre l'oxydation typiquement en nitrure de silicium directement sur la surface dudit substrat.
  • Dans une réalisation particulière le présent procédé comporte les étapes suivantes:
    • (A) élaboration d'un substrat semi-conducteur,
    • (B) implantation d'ions neutres pour endommager ledit substrat jusqu'à une profondeur contrôlée en créant un réseau dense de dislocations, et recuit
    • (C) formation d'un masque d'oxydation selon une configuration désirée directement sur la surface dudit substrat selon une configuration désirée,
    • (D) oxydation des régions du substrat exposées à travers les ouvertures dudit masque et
    • (E) élimination dudit masque.
  • D'autres objets, caractéristiques et avantages de la présente invention ressortiront mieux de l'exposé qui suit, fait en référence aux dessins annexés à ce texte, qui représentent un mode de réalisation préféré de celle-ci.
    • Brève description des dessins
  • Les figures 1A, 1B et 1C représentent différentes étapes de la fabrication d'une région d'oxyde encastrée dans un substrat semi-conducteur typiquement de silicium en utilisant un masque pour l'oxydation composite: nitrure-dioxyde de silicium, tel qu'il est réalisé habituellement dans l'art antérieur.
  • Les figures 2A, 2B, 2C et 2D, illustrent différentes étapes de la fabrication d'une région d'oxyde encastrée dans un substrat semi-conducteur typiquement de silicium en utilisant un masque pour l'oxydation en nitrure, placé directement sur le substrat, après que ce dernier ait subi les étapes d'implantation ionique et de recuit conformément aux principes de la présente invention.
    • Description détaillée du mode préféré de réalisation
  • Les figures 1A, 1B et 1C sont des vues en coupe qui représentent le phénomène de formation d'un bec d'oiseau. Sur la figure 1A, on représente un substrat de silicium 10 et un masque d'oxydation 14 en nitrure de silicium déposé sur la région désirée. Le masque de nitrure de silicium 14 est séparé du substrat 10 par une couche 12 de dioxyde de silicium, puisque, comme on l'a vu placer le masque de nitrure 14 directement sur le substrat 10 entraînerait des déformations par contraintes dans ce substrat et conduirait ainsi à des dispositifs faiblement performants.
  • Sur la figure 1B, l'oxyde encastré 16 est obtenu par croissance thermique dans la région désirée non masquée et une saillie 16' apparaît sous le masque 14. Après l'étape d'oxydation, le masque 14 est éliminé tel que représenté sur la figure 1C. A cause de cette saillie relativement large d'oxyde de silicium 16', le long de la configuration d'oxyde encastré, une portion qui ressemble à un bec d'oiseau demeure après l'élimination du masque au nitrure 14 et de la couche d'oxyde mince sous-jacente 12, par un procédé de décapage approprié.
  • Cette portion en forme de bec d'oiseau produit un effet de masquage non désiré lors des procédés de diffusion ultérieurs et peut même déterminer la frontière latérale de la zone diffusée, auquel cas la jonction p-n formée entre la zone diffusée et le substrat peut présenter des bords courbés. Dans des étapes de fabrication ultérieures, lors de la fabrication de la zone diffusée il est même possible que la jonction p-n puisse être exposée à la surface du substrat.
  • Comme décrit dans le brevet des E.U.A No. 3 900 350 sus-mentionné, on pourra utiliser une couche de silicium polycristallin au lieu et place de la couche de dioxyde de silicium. Cette couche de silicium polycristallin placée sur le substrat de silicium monocristallin réduit les contraintes dues au masque de nitrure et en même temps réduit à un minimum la saillie en forme de bec d'oiseau. Cependant cette technique met ainsi en oeuvre une couche intermédiaire relativement épaisse qui doit être enlevée soit directement, soit indirectement après conversion en oxyde, par une étape de décapage.
  • La figure 2A représente, en coupe, un substrat de silicium 10 qui a été soumis à un faisceau d'ions jusqu'à une profondeur contrôlée d. L'implantation ionique produit une couche très endommagée 20 pratiquement en silicium amorphe à la surface du substrat 10. Le substrat 10 est alors recuit et la couche fortement endommagée 20 génère un réseau de dislocation très dense, dont la microstructure dépend de l'énergie, de la dose et de la nature des ions utilisés pendant l'opération d'implantation.
  • Le réseau de dislocation dense obtenu après les étapes d'implantation et de recuit, protège le silicium monocristallin sous-jacent des défauts induits par. contraintes et permet au masque d'oxydation au nitrure 14 -d'être disposé directement sur le substrat 10 tel qu'illustré sur la figure 2B.
  • La surface du substrat 10 après les étapes d'implantation et de recuit est aussi protégée contre l'oxydation de sorte qu'on n'obtient pas de saillie en forme de bec d'oiseau. Ainsi, la figure 2C illustre la structure après l'étape d'oxydation, et la figure 2D illustre la structure après l'élimination du masque d'oxydation au nitrure et (si nécessaire) du réseau de dislocations dense 20, région dans laquelle ne s'est pas formé de bec d'oiseau.
  • Un exemple de fabrication d'une réalisation particulière peut être décrit de la façon suivante:
    • Etape (A) : élaboration d'un substrat de silicium (10);
    • Etape (B) : implantation d'ions Ar dans le substrat . de silicium 10 avec une énergie d'implantation de 20KeV, une dose totale d'en- viron 1015at.cm-2, pour constituer la couche 20 qui peut alors être recuite par les techniques classiques;
    • Etape (C) : dépôt à faible température de Si3N4 jusqu'à atteindre une épaisseur de 0 l'ordre de 300 à 1000 A pour réaliser la couche 14; et délimitation dudit masque d'oxydation en Si3N4 par des procédés appropriés (par exemple photolithographiques) pour obtenir la configuration désirée;
    • Etape (D) : oxydation jusqu'à l'obtention d'une épaisseur désirée: 6500 A par exemple, par exposition à des atmosphères alternativement séche-humide-séche;
    • Etape (E) : élimination du masque d'oxydation en Si3N4 par un procédé classique tel que le décapage par un mélange d'acide HF tamponné et d'acide phosphorique concentré;
    • Etape (F) : élimination de la couche de silicium endommagée, si cela est nécessaire, soit par décapage de la couche de silicium 0 (environ 500 A) soit par oxydation de la région endommagée: (croissance de SiO2 jusqu'à environ 1000 A, suivie de l'élimination par décapage, de l'oxyde ainsi formé.
  • Il est possible de réaliser l'étape (A) après l'étape (B) pourvu que l'énergie ionique soit suffisamment importante pour réaliser l'opération d'implantation à travers la couche de nitrure. Le choix des ions est déterminé principalement par le fait qu'ils ne doivent pas, dans la plupart des cas, réagir électriquement avec le silicium. Par exemple, Si, Ge, Ar, Ne et O sont des corps possibles.
  • L'implantation d'ions de silicium quand elle est utilisée pour améliorer la qualité du silicium est connue. La publication de S.M. Hu parue dans "IBM Technical Disclo- sure Bulletin", Vol. 19, No.2, juillet 1976, intitulée "Hardening Silicon Wafers by Ion Implantation" décrit cette technique pour réduire les dislocations dans des tranches de silicium soumises à des contraintes thermiques.
  • L'énergie de l'implantation commande la profondeur de la région endommagée. La dose d'ions devra être proche de la dose critique pour qu'il se forme effectivement une couche amorphe continue dans le silicium, par exemple une dose comprise entre 5 x 10 et 10 x 10 ions par cm2 (pour de l'argon dans du silicium) convient. En outre, on notera que l'étape (F) peut ne pas être nécessaire dans la fabrication des dispositifs bipolaires mais l'être dans la fabrication des transistors à effet de champ de type MOS.
    • Application industrielle
  • Ce qui a été décrit ci-dessus est donc un procédé amélioré de fabrication de dispositifs semi-conducteurs dans lequel le phénomène appelé "bec d'oiseau" est éliminé, en soumettant un substrat semi-conducteur à une implantation ionique de façon à générer un réseau de dislocation, la couche superficielle ainsi endommagée pouvant recevoir directement un masque de nitrure sans qu'une couche de dioxyde de silicium intermédiaire soit nécessaire. Ce procédé est donc d'un grand intérêt dans le domaine de la fabrication de dispositifs intégrés à semi-conducteurs à grande densité en particulier ceux isolés par des régions de matériau diélectrique encastrées.
  • Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utiles, sans pour autant sortir du cadre de ladite invention.

Claims (9)

1. Procédé de fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde encastrées réalisées à partir d'un masque formé directement sur un substrat, caractérisé en ce qu'il comporte les étapes suivantes:
(A) élaboration d'un substrat semi-conducteur,
(B) implantation d'ions neutres pour endommager ledit substrat jusqu'à une profondeur contrôlée en créant un réseau dense de dislocations,
(C) formation d'un masque d'oxydation directement sur la surface dudit substrat selon une configuration désirée,
(D) oxydation des régions du substrat exposées à travers les ouvertures dudit masque et
(E) élimination dudit masque.
2. Procédé selon la revendication 1 caractérisé en ce qu'il comporte en outre l'étape:
(F) d'élimination de la couche superficielle endommagée dudit substrat.
3. Procédé selon la revendication 1 ou 2 caractérisé en ce que les étapes (B) et (C) sont inversées.
4. Procédé selon la revendication 1, 2 ou 3 caractérisé en ce que ledit masque est constitué par du Si 3 N4.
5. Procédé selon la revendication 1, 2, 3 ou 4 caractérisé en ce que l'étape (B) est suivie par une étape de recuit.
6. Procédé selon l'une quelconque des revendications ci-dessus caractérisé en ce que le substrat semi-conducteur est un substrat silicium monocristallin.
7. Procédé selon la revendication 6 caractérisé en ce que lesdits ions neutres sont choisis dans le groupe comprenant Ar, Ge, Ne, O et Si.
8. Procédé selon la revendication 7 caractérisé en ce que lesdits ions neutres sont des ions Ar, la dose implantée étant voisine de la dose critique pour transformer la couche superficielle du substrat silicium en du silicium amorphe.
9. Procédé selon la revendication 8 caractérisé en ce que ladite dose est comprise entre 5 x 1014 et 10 x 1014 ions.cm-2.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160185941A1 (en) * 2013-09-18 2016-06-30 Zeon Corporation Vinyl chloride resin composition for powder molding, and vinyl chloride resin molded body and laminate

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4178191A (en) * 1978-08-10 1979-12-11 Rca Corp. Process of making a planar MOS silicon-on-insulating substrate device
US4249962A (en) * 1979-09-11 1981-02-10 Western Electric Company, Inc. Method of removing contaminating impurities from device areas in a semiconductor wafer
JPS5650532A (en) * 1979-10-01 1981-05-07 Hitachi Ltd Manufacture of semiconductor device
JPS5734365A (en) * 1980-08-08 1982-02-24 Ibm Symmetrical bipolar transistor
DE3031170A1 (de) * 1980-08-18 1982-03-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von integrierten mos-schaltungen nach dem sogenannten locos-verfahren
JPS57164547A (en) * 1981-04-02 1982-10-09 Toshiba Corp Manufacture of semiconductor device
US4372033A (en) * 1981-09-08 1983-02-08 Ncr Corporation Method of making coplanar MOS IC structures
JPS58114442A (ja) * 1981-12-26 1983-07-07 Fujitsu Ltd 半導体装置の製造方法
US4748134A (en) * 1987-05-26 1988-05-31 Motorola, Inc. Isolation process for semiconductor devices
US4728619A (en) * 1987-06-19 1988-03-01 Motorola, Inc. Field implant process for CMOS using germanium
US5310457A (en) * 1992-09-30 1994-05-10 At&T Bell Laboratories Method of integrated circuit fabrication including selective etching of silicon and silicon compounds
US5330920A (en) * 1993-06-15 1994-07-19 Digital Equipment Corporation Method of controlling gate oxide thickness in the fabrication of semiconductor devices
US5580815A (en) * 1993-08-12 1996-12-03 Motorola Inc. Process for forming field isolation and a structure over a semiconductor substrate
US5869385A (en) * 1995-12-08 1999-02-09 Advanced Micro Devices, Inc. Selectively oxidized field oxide region
US5937310A (en) * 1996-04-29 1999-08-10 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
US5882993A (en) 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
KR100211547B1 (ko) * 1996-10-29 1999-08-02 김영환 반도체 소자의 필드 산화막 형성방법
US5872376A (en) * 1997-03-06 1999-02-16 Advanced Micro Devices, Inc. Oxide formation technique using thin film silicon deposition
US6025240A (en) * 1997-12-18 2000-02-15 Advanced Micro Devices, Inc. Method and system for using a spacer to offset implant damage and reduce lateral diffusion in flash memory devices
US6015736A (en) * 1997-12-19 2000-01-18 Advanced Micro Devices, Inc. Method and system for gate stack reoxidation control
TW358236B (en) * 1997-12-19 1999-05-11 Nanya Technology Corp Improved local silicon oxidization method in the manufacture of semiconductor isolation
US6258693B1 (en) 1997-12-23 2001-07-10 Integrated Device Technology, Inc. Ion implantation for scalability of isolation in an integrated circuit
US5962914A (en) * 1998-01-14 1999-10-05 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
US5998277A (en) * 1998-03-13 1999-12-07 Texas Instruments - Acer Incorporated Method to form global planarized shallow trench isolation
US6531364B1 (en) 1998-08-05 2003-03-11 Advanced Micro Devices, Inc. Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer
JP3732472B2 (ja) * 2002-10-07 2006-01-05 沖電気工業株式会社 Ｍｏｓトランジスタの製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3773566A (en) * 1970-02-09 1973-11-20 Hitachi Ltd Method for fabricating semiconductor device having semiconductor circuit element in isolated semiconductor region
US3966501A (en) * 1973-03-23 1976-06-29 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor devices

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7204741A (fr) * 1972-04-08 1973-10-10
US3900345A (en) * 1973-08-02 1975-08-19 Motorola Inc Thin low temperature epi regions by conversion of an amorphous layer
US3961999A (en) * 1975-06-30 1976-06-08 Ibm Corporation Method for forming recessed dielectric isolation with a minimized "bird's beak" problem

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3773566A (en) * 1970-02-09 1973-11-20 Hitachi Ltd Method for fabricating semiconductor device having semiconductor circuit element in isolated semiconductor region
US3966501A (en) * 1973-03-23 1976-06-29 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor devices

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 17, no. 3, août 1974 New York (USA) V.L. RIDEOUT et al: "Fabricating recessed oxide isolation regions in silicon substrates" pages 949-951. *
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 18, no. 5, october 1975, New York (USA) V.L. RIDEOUT "Reducing lateral oxidation in recessed oxide isolated structure", page 1616. *
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 19, no. 11, avril 1977, New York (USA) H.S. BHATIA et al. "Isolation process for shallow junction devices" page 4171. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160185941A1 (en) * 2013-09-18 2016-06-30 Zeon Corporation Vinyl chloride resin composition for powder molding, and vinyl chloride resin molded body and laminate

Also Published As

Publication number Publication date
JPS6141139B2 (fr) 1986-09-12
JPS542671A (en) 1979-01-10
IT1158723B (it) 1987-02-25
US4098618A (en) 1978-07-04
DE2860635D1 (en) 1981-08-06
IT7823833A0 (it) 1978-05-26
EP0000316B1 (fr) 1981-04-29
CA1088217A (fr) 1980-10-21

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