EP0000316B1 - Procédé de fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde de silicium encastrées - Google Patents

Procédé de fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde de silicium encastrées Download PDF

Info

Publication number
EP0000316B1
EP0000316B1 EP78430001A EP78430001A EP0000316B1 EP 0000316 B1 EP0000316 B1 EP 0000316B1 EP 78430001 A EP78430001 A EP 78430001A EP 78430001 A EP78430001 A EP 78430001A EP 0000316 B1 EP0000316 B1 EP 0000316B1
Authority
EP
European Patent Office
Prior art keywords
silicon
mask
substrate
oxidation
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
EP78430001A
Other languages
German (de)
English (en)
Other versions
EP0000316A1 (fr
Inventor
Billy Lee Crowder
William Ralph Hunter
Jr. Douglas William Ormond
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of EP0000316A1 publication Critical patent/EP0000316A1/fr
Application granted granted Critical
Publication of EP0000316B1 publication Critical patent/EP0000316B1/fr
Expired legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/924—To facilitate selective etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/966—Selective oxidation of ion-amorphousized layer

Definitions

  • the present invention relates to the manufacture of semiconductor devices comprising embedded oxide regions and more particularly to a method of direct application of a nitride mask on a substrate, typically of silicon, previously damaged by a step of ion implantation followed by annealing.
  • This thin silicon dioxide layer is used because the deposition of the silicon nitride mask directly on the silicon substrate would cause defects caused by stresses and dislocations in the silicon substrate which would adversely affect the performance of the device. Unfortunately, the use of this layer of silicon dioxide to prevent the appearance of these defects leads to the formation of these unwanted bird beaks as seen above.
  • US-A-3,961,999 describes a method for reducing the problems posed by the appearance of bird beaks.
  • the layer of silicon dioxide is conventionally located between the silicon substrate and the layer of silicon nitride.
  • This patent specifies that holes are first made by pickling in the silicon dioxide; these holes correspond to the openings previously made in the nitride mask but have a larger opening diameter.
  • the silicon in the substrate is eliminated in the holes.
  • a layer of silicon is therefore deposited globally over the entire structure, then the latter is oxidized.
  • the recessed dielectric isolation regions are relatively flat, but the problems posed by the presence of bird beaks are not fully resolved.
  • US-A-3,900,350 describes a solution which makes it possible to reduce bird beaks by using a layer of polycrystalline silicon under the oxidation mask in place of the usual silicon oxide.
  • this patent highlights the defects created by the stresses, which appear when the silicon nitride oxidation mask is placed directly on the silicon substrate.
  • the process of the present invention is interesting in that it eliminates this need for have an intermediate layer, between the nitride mask and the substrate, which resulted in the development of these bird beaks. Furthermore, the process of the present invention allows the nitride mask to be deposited directly on the silicon substrate while eliminating the stress defects which usually appear with this practice.
  • the initial stage of damage to the surface of the silicon substrate by ion implantation to a controlled depth is then followed by an annealing stage to create a dense network of dislocations. This last step will prevent the propagation of stress-induced defects from the masking layer when the step of depositing a mask against oxidation, typically made of silicon nitride, is carried out directly on the surface of said substrate. .
  • step (D) of this method is followed by a step (E) of removing said damaged surface layer from said semiconductor substrate.
  • FIGS. 1A, 1B and 1C represent different stages of the manufacture of an oxide region embedded in a semiconductor substrate typically of silicon using a mask for the composite oxidation: nitride-silicon dioxide, such as 'It is usually carried out in the prior art.
  • FIGS. 2A, 2B, 2C and 2D illustrate different stages of the manufacture of an oxide region embedded in a semiconductor substrate typically of silicon using a mask for nitride oxidation, placed directly on the substrate, after the latter has undergone the steps of ion implantation and annealing in accordance with the principles of the present invention.
  • Figures 1 A, 1 B and 1 C are sectional views which represent the phenomenon of formation of a bird's beak.
  • a silicon substrate 10 and an oxidation mask 14 made of silicon nitride deposited on the desired region are shown.
  • the mask of silicon nitride 14 is separated from the substrate 10 by a layer 12 of silicon dioxide, since, as we have seen placing the mask of nitride 14 directly on the substrate 10 would cause deformations by stresses in this substrate would thus lead to poorly performing devices.
  • the embedded oxide 16 is obtained by thermal growth in the desired region not masked and a projection 16 ′ appears under the mask 14.
  • the mask 14 is removed as shown in FIG. 1 C. Because of this relatively wide projection of silicon oxide 16 ′, along the configuration of embedded oxide, a portion which resembles a bird's beak remains after the elimination of the nitride mask 14 and the underlying thin oxide layer 12, by an appropriate pickling process.
  • This beak-shaped portion produces an unwanted masking effect in subsequent diffusion processes and can even determine the lateral border of the scattered area, in which case the pn junction formed between the scattered area and the substrate may exhibit curved edges. In subsequent manufacturing steps, during the fabrication of the diffused area it is even possible that the p-n junction may be exposed on the surface of the substrate.
  • a layer of polycrystalline silicon may be used instead of the layer of silicon dioxide.
  • This polycrystalline silicon layer placed on the monocrystalline silicon substrate reduces the stresses due to the nitride mask and at the same time reduces the projection in the shape of a bird's beak.
  • this technique thus uses a relatively thick intermediate layer which must be removed either directly or indirectly after conversion to oxide, by a pickling step.
  • FIG. 2A represents, in section, a silicon substrate 10 which has been subjected to an ion beam to a controlled depth d.
  • the ion implantation produces a very damaged layer 20 practically of amorphous silicon on the surface of the substrate 10.
  • the substrate 10 is then annealed and the heavily damaged layer 20 generates a very dense dislocation network, the microstructure of which depends on the energy, the dose and the nature of the ions used during the implantation operation.
  • the dense dislocation network obtained after the implantation and annealing steps protects the underlying monocrystalline silicon from stress-induced defects and allows the nitride oxidation mask 14 to be placed directly on the substrate 10 such that illustrated in Figure 2B.
  • FIG. 2C illustrates the structure after the oxidation step
  • FIG. 2D illustrates the structure after the elimination of the nitride oxidation mask and (if necessary) from the dense dislocation network 20, region in which no did not form a bird beak.
  • step (A) it is possible to carry out step (A) after step (B) provided that the ionic energy is large enough to carry out the implantation operation through the nitride layer.
  • the choice of non-doping ions is mainly determined by the fact that in most cases they must not react electrically with silicon. For example, Si, Ge, Ar, Ne and O are possible bodies.
  • the energy of the implantation controls the depth of the damaged region.
  • the dose of ions must be close to the critical dose for a continuous amorphous layer to be effectively formed in the silicon, for example a dose between 5 ⁇ 10 14 and 10 ⁇ 10 14 ions per cm 2 (for l argon in silicon) is suitable.
  • step (E) may not be necessary in the manufacture of bipolar devices but be necessary in the manufacture of MOS type field effect transistors.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)
  • Weting (AREA)

Description

    Domaine de l'invention
  • La présente invention concerne, la fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde encastrées et plus particulièrement, un procédé d'application directe d'un masque de nitrure sur un substrat, typiquement de silicium, préalablement endommagé par une étape d'implantation ionique suivie par un recuit.
    • Description de l'art antérieur et énoncé du problème
  • Il est bien connu dans la fabrication des dispositifs semi-conducteurs comportant des régions d'oxyde encastrées qui sont délimitées par un masque composé par exemple par du nitrure de silicium, que simultanément à la croissance de la région d'oxyde épais, il se développe aussi une région d'oxyde mince en saillie au-dessous dudit masque. Cette saillie qui se trouve dans la zone où sera réalisée la région de porte dans le cas de la fabrication d'un dispositif MOS FET, est appelée "bec d'oiseau" en raison de son profil en forme de bec et sa présence est attribuée à une diffusion latérale d'oxygène sous la couche de dioxyde de silicium mince qui est disposée entre le masque de nitrure de silicium et la surface du substrat typiquement, de silicium. On utilise cette couche de dioxyde de silicium mince parce que le dépôt du masque de nitrure de silicium directement sur le substrat de silicium entraînerait des défauts provoqués par des contraintes et des dislocations dans le substrat de silicium qui affecteraient de façon défavorable les performances du dispositif. Malheureusement, l'utilisation de cette couche de dioxyde de silicium pour empêcher l'apparition de ces défauts entraîne la formation de ces becs d'oiseaux indésirables comme on l'a vu ci-dessus.
  • Ce problème étant posé, il y a eu de nombreuses tentatives pour améliorer les procédés de fabrication et minimiser la formation de ces becs d'oiseaux, souvent en continuant à utiliser cette couche intermédiaire de dioxyde de silicium.
  • Par exemple, le brevet US-A-3 961 999 décrit un procédé permettant de réduire les problèmes posés par l'apparition des becs d'oiseaux. Dans ce brevet, la couche de dioxyde de silicium est classiquement située entre le substrat de silicium et la couche de nitrure de silicium. Ce brevet précise que des trous sont d'abord réalisés par décapage dans le dioxyde de silicium; ces trous correspondent aux ouvertures pratiquées préalablement dans le masque de nitrure mais présentent un diamètre d'ouverture plus important. Le silicium du substrat est éliminé dans les trous. Une couche de silicium est donc déposée globalement sur toute la structure, puis cette dernière est oxydée. Les régions d'isolement diélectrique encastrées sont relativement planes, mais les problèmes posés par la présence des becs d'oiseaux ne sont pas totalement résolus.
  • Par exemple, le brevet US-A-3 900 350 décrit une solution qui permet de réduire les becs d'oiseaux en utilisant une couche de silicium polycristallin sous le masque d'oxydation à la place de l'oxyde de silicium habituel. En outre ce brevet met en évidence les défauts créés par les contraintes, qui apparaissent lorsque le masque d'oxydation de nitrure de silicium est disposé directement sur le substrat de silicium.
  • Ces deux brevets sont classiques. Ils préconisent l'utilisation d'une couche intermédiaire placée entre le masque de nitrure et le substrat de silicium, en essayant de réduire au minimum les problèmes posés par les becs d'oiseaux.
  • Cette technique est également utilisée dans la publication IBM Technical Disclosure Bulletin, Vol. 18, No. 5, octobre 1975, page 1616. Dans ce procédé on tient compte du fait, que les portions de silicium, préalablement endommagées par une implantation ionique, s'oxydent avec une vitesse plus grande que les parties non endommagées. Il est connu de cette publication pour réduire l'oxydation latérale un procédé de fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde encastrées réalisées à partir d'un masque d'oxydation formé sur une surface d'un substrat semi-conducteur, qui comporte la séquence d'étapes suivantes:
    • (A) formation d'un masque d'oxydation selon une configuration désirée;
    • (B) implantation d'ions non dopants à travers ladite surface pour créer dans ledit substrat semi-conducteur, une couche superficielle endommagée jusqu'à une profondeur contrôlée;
    • (C) oxydation des régions du substrat exposées à travers les ouvertures dudit masque d'oxydation.
  • Des cette même publication les caractéristiques des parties caractérisantes des revendications 4, 5 et 8 du present brevet européen sont connues ainsi que les ions Ar, 0 et Si, mentionnés dans la revendications 7.
  • A l'évidence ce procédé ne peut que réduire la formation des becs d'oiseaux indésirables (comme l'indique le titre de t'articte) et non pas les supprimer en raison de l'existence même de cette sous couche intermédiaire en dioxyde de silicium.
    • Exposé de la présente invention
  • Le procédé de la présente invention est intéressant par le fait qu'il élimine ce besoin de disposer d'une couche intermédiaire, entre le masque de nitrure et le substrat, et qui avait pour conséquence le développement de ces becs d'oiseaux. En outre le procédé de la présente invention permet au masque de nitrure d'être déposé directement sur le substrat de silicium tout en éliminant les défauts par contraintes qui apparaissaient habituellement avec cette pratique.
  • La présente invention a pour objet un procédé de fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde encastrées réalisées à partir d'un masque d'oxydation formé sur une surface d'un substrat semi-conducteur, qui comporte la séquence d'étapes suivantes:
    • (A) implantation d'ions non dopants à travers ladite surface pour créer dans ledit substrat semi-conducteur une couche superficielle endommagée jusqu'à une profondeur contrôlée et recuit pour créer un réseau dense de dislocations,
    • (B) formation du masque d'oxydation directement sur ladite surface du substrat semi-conducteur selon une configuration désirée,
    • (C) oxydation des régions du substrat exposées à travers les ouvertures dudit masque d'oxydation et
    • (D) élimination dudit masque d'oxydation après l'oxydation.
  • L'étape d'endommagement initial de la surface du substrat de silicium par une implantation ionique jusqu'à une profondeur contrôlée, est suivie ensuite par une étape de recuit pour créer un réseau dense de dislocations. Cette dernière étape empêchera la propagation des défauts induits par contraintes à partir de la couche de masquage lorsque l'on procèdera à l'étape de dépôt d'un masque contre l'oxydation, typiquement en nitrure de silicium, directement sur la surface dudit substrat.
  • Dans un mode particulier de réalisation de l'invention, l'étape (D) de ce procédé est suivie par une étape (E) d'élimination de ladite couche superficielle endommagée dudit substrat semi-conducteur.
  • D'autres modes particuliers de réalisation de l'invention sont décrits dans les revendications 3 à 8. L'invention est exposée ci-après plus en détail à l'aide de dessins représentant seulement un mode de réalisation.
    • Brève description des dessins
  • Les figures 1A, 1 B et 1 C représentent différentes étapes de la fabrication d'une région d'oxyde encastrée dans un substrat semi-conducteur typiquement de silicium en utilisant un masque pour l'oxydation composite: nitrure- dioxyde de silicium, tel qu'il est réalisé habituellement dans l'art antérieur.
  • Les figures 2A, 2B, 2C et 2D, illustrent différentes étapes de la fabrication d'une région d'oxyde encastrée dans un substrat semi-conducteur typiquement de silicium en utilisant un masque pour l'oxydation en nitrure, placé directement sur le substrat, après que ce dernier ait subi les étapes d'implantation ionique et de recuit conformément aux principes de la présente invention.
    • Description d'un mode de Réalisation
  • Les figures 1 A, 1 B et 1 C sont des vues en coupe qui représentent le phénomène de formation d'un bec d'oiseau. Sur la figure 1A, on représente un substrat de silicium 10 et un masque d'oxydation 14 en nitrure de silicium déposé sur la région désirée. Les masque de nitrure de silicium 14 est séparé du substrat 10 par une couche 12 de dioxyde de silicium, puisque, comme on l'a vu placer le masque de nitrure 14 directement sur le substrat 10 entraînerait des déformations par contraintes dans ce substrat enconduirait ainsi à des dispositifs faiblement performants.
  • Sur la figure 1 B, l'oxyde encastré 16 est obtenu par croissance thermique dans la région désirée non masquée et une saillie 16' apparaît sous le masque 14. Après l'étape d'oxydation, le masque 14 est éliminé tel que représenté sur la figure 1 C. A cause de cette saillie relativement large d'oxyde de silicium 16', le long de la configuration d'oxyde encastré, une portion qui ressemble à un bec d'oiseau demeure après l'élimination du masque au nitrure 14 et de la couche d'oxyde mince sous-jacente 12, par un procédé de décapage approprié. Cette portion en forme de bec d'oiseau produit un effet de masquage non désiré lors des procédés de diffusion ultérieurs et peut même déterminer la frontière latérale de la zone diffusée, auquel cas la jonction p-n formée entre la zone diffusée et le substrat peut présenter des bords courbés. Dans des étapes de fabrication ultérieures, lors de la fabrication de la zone diffusée il est même possible que la jonction p-n puisse être exposée à la surface du substrat.
  • Comme décrit dans le brevet US-A-3 900 350 sus-mentionné, on pourra utiliser une couche de silicium polycristallin au lieu et place de la couche de dioxyde de silicium. Cette couche de silicium polycristallin placée sur le substrat de silicium monocristallin réduit les contraintes dues au masque de nitrure et en même temps réduit à un minimum la saillie en forme de bec d'oiseau. Cependant cette technique met ainsi en oeuvre une couche intermédiaire relativement épaisse qui doit être enlevée soit directement, soit indirectement après conversion en oxyde, par une étape de décapage.
  • La figure 2A représente, en coupe, un substrat de silicium 10 qui a été soumis à un faisceau d'ions jusqu'à une profondeur contrôlée d. L'implantation ionique produit une couche très endommagée 20 pratiquement en silicium amorphe à la surface du substrat 10. Le substrat 10 est alors recuit et la couche fortement endommagée 20 génère un réseau de dislocation très dense, dont la microstructure dépend de l'énergie, de la dose et de la nature des ions utilisés pendant l'operation d'implantation.
  • Le réseau de dislocation dense obtenu après les étapes d'implantation et de recuit, protège le silicium monocristallin sous-jacent des défauts induits par contraintes et permet au masque d'oxydation au nitrure 14 d'être disposé directement sur le substrat 10 tel qu'illustré sur la figure 2B.
  • La surface du substrat 10 après les étapes d'implantation et de recuit est aussi protégée contre l'oxydation de sorte qu'on n'obtient pas de saillie en forme de bec d'oiseau. Ainsi, la figure 2C illustre la structure après l'étape d'oxydation, et la figure 2D illustre la structure après l'élimination du masque d'oxydation au nitrure et (si nécessaire) du réseau de dislocations dense 20, région dans laquelle ne s'est pas formé de bec d'oiseau.
  • Un exemple de fabrication d'un mode de réalisation de l'invention peut être décrit de la façon suivante:
    • Etape préalable: élaboration d'un substrat de silicium (10);
  • Etape (A): implantation d'ions Ar dans le substrat de silicium 10 avec une énergie d'implantation de 20KeV, une dose totale d'environ 1015at.cm-2,pour constituer la couche 20 qui peut alors être recuite par les techniques classiques;
  • Etape (B): dépôt à faible température de Si3N4 jusqu'à atteindre une épaisseur de l'ordre de 30 nm à 100 nm (300 à 1000 A) pour réaliser la couche 14; et délimitation dudit masque d'oxydation en Si3N4 par des procédés appropriés (par exemple photolithographiques) pour obtenir la configuration désirée;
  • Etape (C): oxydation jusqu'à l'obtention d'une épaisseur désirée: 650 nm (6500 A) par exemple, par exposition à des atmosphères alternativement séche-humide-séche;
  • Etape (D): élimination du masque d'oxydation en Si. N4 par un procédé classique tel que le décapage par un mélange d'acide HF tamponné et d'acide phosphorique concentré;
  • Etape (E): élimination de la couche de silicium endommagée, si cela est nécesaire, soit par décapage de la couche de silicium (environ 50 nm (500 A)) soit par oxydation de la région endommagée: (croissance de Si02 jusqu'à environ 100 nm (1000 A), suivie de l'élimination par décapage, de l'oxyde ainsi formé.
  • Il est possible de réaliser l'étape (A) après l'étape (B) pourvu que l'énergie ionique soit suffisamment importante pour réaliser l'opera- tion d'implantation à travers la couche de nitrure. Le choix des ions non dopants est déterminé principalement par le fait qu'ils ne doivent pas, dans la plupart des cas, réagir électriquement avec le silicium. Par exemple, Si, Ge, Ar, Ne et O sont des corps possibles.
  • L'implantation d'ions de silicium quand elle est utilisée pour améliorer la qualité du silicium est connue. La publication de S.M. Hu parue dans "IBM Technical Disclosure Bulletin", Vol. 19, No. 2, juillet 1976, intitulée "Hardening Silicon Wafers by Ion Implantation" décrit cette technique pour réduire les dislocations dans des tranches de silicium soumises à des contraintes thermiques.
  • L'énergie de l'implantation commande la profondeur de la région endommagée. La dose d'ions devra être proche de la dose critique pour qu'il se forme effectivement une couche amorphe continue dans le silicium, par exemple une dose comprise entre 5 x 1014 et 10 x 1014 ions par cm2 (pour de l'argon dans du silicium) convient. En outre, on notera que l'étape (E) peut ne pas être nécessaire dans la fabrication des dispositifs bipolaires mais l'être dans la fabrication des transistors à effet de champ de type MOS.
    • Application industrielle
  • Ce qui a été décrit ci-dessus est donc un procédé amélioré de fabrication de dispositifs semi-conducteurs dans lequel le phénomène appelé "bec d'oiseau" est éliminé, en soumettant un substrat semi-conducteur à une implantation ionique de façon à générer un réseau de dislocation, la couche superficielle ainsi endommagée pouvant recevoir directement un masque de nitrure sans qu'une couche de dioxyde de silicium intermédiaire soit nécessaire. Ce procédé est donc d'un grand intérêt dans le domaine de la fabrication de dispositifs intégrés à semi-conducteurs à grande densité en particulier ceux isolés par des régions de matériau diélectrique encastrées.
  • Bien que l'on ait décrit dans ce qui précède et représenté sur les dessins les caractéristiques essentielles de l'invention appliquées à un mode de réalisation préféré de celle-ci, il est évident que l'homme de l'art peut y apporter toutes modifications de forme ou de détail qu'il juge utilies, sans pour autant sortir du cadre de ladite invention.

Claims (8)

1. Procédé de fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde encastrées (16) réalisées à partir d'un masque d'oxydation (14) formé sur une surface d'un substrat semi-conducteur, qui comporte la séquence d'étapes suivante:
(A) implantation d'ions non dopants à travers ladite surface pour créei dans ledit substrat semi-conducteur (10) une couche superficielle endommagée (20) jusqu'à une profondeur contrôlée et recuit pour créer un réseau dense de dislocations,
(B) formation du masque d'oxydation (14) directement sur ladite surface du substrat semi-conducteur selon une configuration désirée,
(C) oxydation des régions du substrat exposées à travers les ouvertures dudit masque d'oxydation (14), et
(D) élimination dudit masque d'oxydation (14) après l'oxydation.
2. Procédé selon la revendication 1 caractérisé en ce que l'étape (D) est suivie par une étape:
(E) d'élimination de la couche superficielle endommagée (20) dudit substrat semi-conducteur (10).
3. Procédé selon la revendication 1 ou 2 caractérisé en ce que dans la séquence les étapes (A) et (B) sont inversées et que dans ce cas l'énergie ionique doit être suffisante pour réaliser l'implantation à travers le masque d'oxydation (14).
4. Procédé selon la revendication 1, 2 ou 3, caractérisé en ce que ledit masque d'oxydation (14) est constitué par du Si3N4.
5. Procédé selon l'une quelconque des revendications ci-dessus caractérisé en ce que le substrat semi-conducteur (10) est un substrat silicium monocristallin.
6. Procédé selon la revendication 5 caractérisé en ce que lesdits ions non dopants sont choisis dans le groupe comprenant Ar, Ge, Ne, 0 et Si.
7. Procédé selon la revendication 6 caractérisé en ce que lesdits ions non dopants sont des ions Ar, la dose implantée étant voisine de la dose critique pour transformer la couche superficielle du substrat silicium en du silicium amorphe.
8. Procédé selon la revendication 7 caractérisé en ce que ladite dose est comprise entre 5 x 1011 et 10 x 1014 ions.cm2.
EP78430001A 1977-06-03 1978-06-01 Procédé de fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde de silicium encastrées Expired EP0000316B1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US05/803,182 US4098618A (en) 1977-06-03 1977-06-03 Method of manufacturing semiconductor devices in which oxide regions are formed by an oxidation mask disposed directly on a substrate damaged by ion implantation
US803182 1977-06-03

Publications (2)

Publication Number Publication Date
EP0000316A1 EP0000316A1 (fr) 1979-01-10
EP0000316B1 true EP0000316B1 (fr) 1981-04-29

Family

ID=25185809

Family Applications (1)

Application Number Title Priority Date Filing Date
EP78430001A Expired EP0000316B1 (fr) 1977-06-03 1978-06-01 Procédé de fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde de silicium encastrées

Country Status (6)

Country Link
US (1) US4098618A (fr)
EP (1) EP0000316B1 (fr)
JP (1) JPS542671A (fr)
CA (1) CA1088217A (fr)
DE (1) DE2860635D1 (fr)
IT (1) IT1158723B (fr)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4178191A (en) * 1978-08-10 1979-12-11 Rca Corp. Process of making a planar MOS silicon-on-insulating substrate device
US4249962A (en) * 1979-09-11 1981-02-10 Western Electric Company, Inc. Method of removing contaminating impurities from device areas in a semiconductor wafer
JPS5650532A (en) * 1979-10-01 1981-05-07 Hitachi Ltd Manufacture of semiconductor device
JPS5734365A (en) * 1980-08-08 1982-02-24 Ibm Symmetrical bipolar transistor
DE3031170A1 (de) * 1980-08-18 1982-03-25 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von integrierten mos-schaltungen nach dem sogenannten locos-verfahren
JPS57164547A (en) * 1981-04-02 1982-10-09 Toshiba Corp Manufacture of semiconductor device
US4372033A (en) * 1981-09-08 1983-02-08 Ncr Corporation Method of making coplanar MOS IC structures
JPS58114442A (ja) * 1981-12-26 1983-07-07 Fujitsu Ltd 半導体装置の製造方法
US4748134A (en) * 1987-05-26 1988-05-31 Motorola, Inc. Isolation process for semiconductor devices
US4728619A (en) * 1987-06-19 1988-03-01 Motorola, Inc. Field implant process for CMOS using germanium
US5310457A (en) * 1992-09-30 1994-05-10 At&T Bell Laboratories Method of integrated circuit fabrication including selective etching of silicon and silicon compounds
US5330920A (en) * 1993-06-15 1994-07-19 Digital Equipment Corporation Method of controlling gate oxide thickness in the fabrication of semiconductor devices
US5580815A (en) * 1993-08-12 1996-12-03 Motorola Inc. Process for forming field isolation and a structure over a semiconductor substrate
US5869385A (en) * 1995-12-08 1999-02-09 Advanced Micro Devices, Inc. Selectively oxidized field oxide region
US5937310A (en) * 1996-04-29 1999-08-10 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
US5882993A (en) 1996-08-19 1999-03-16 Advanced Micro Devices, Inc. Integrated circuit with differing gate oxide thickness and process for making same
US6033943A (en) * 1996-08-23 2000-03-07 Advanced Micro Devices, Inc. Dual gate oxide thickness integrated circuit and process for making same
KR100211547B1 (ko) * 1996-10-29 1999-08-02 김영환 반도체 소자의 필드 산화막 형성방법
US5872376A (en) * 1997-03-06 1999-02-16 Advanced Micro Devices, Inc. Oxide formation technique using thin film silicon deposition
US6025240A (en) * 1997-12-18 2000-02-15 Advanced Micro Devices, Inc. Method and system for using a spacer to offset implant damage and reduce lateral diffusion in flash memory devices
US6015736A (en) * 1997-12-19 2000-01-18 Advanced Micro Devices, Inc. Method and system for gate stack reoxidation control
TW358236B (en) * 1997-12-19 1999-05-11 Nanya Technology Corp Improved local silicon oxidization method in the manufacture of semiconductor isolation
US6258693B1 (en) 1997-12-23 2001-07-10 Integrated Device Technology, Inc. Ion implantation for scalability of isolation in an integrated circuit
US5962914A (en) * 1998-01-14 1999-10-05 Advanced Micro Devices, Inc. Reduced bird's beak field oxidation process using nitrogen implanted into active region
US5998277A (en) * 1998-03-13 1999-12-07 Texas Instruments - Acer Incorporated Method to form global planarized shallow trench isolation
US6531364B1 (en) 1998-08-05 2003-03-11 Advanced Micro Devices, Inc. Advanced fabrication technique to form ultra thin gate dielectric using a sacrificial polysilicon seed layer
JP3732472B2 (ja) * 2002-10-07 2006-01-05 沖電気工業株式会社 Ｍｏｓトランジスタの製造方法
MX2016002694A (es) * 2013-09-18 2016-10-04 Zeon Corp Composicion de resina de cloruro de vinilo para moldeado en polvo, y cuerpo y laminado moldeado de resina de cloruro de vinilo.

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5012995B1 (fr) * 1970-02-09 1975-05-16
NL7204741A (fr) * 1972-04-08 1973-10-10
US3966501A (en) * 1973-03-23 1976-06-29 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor devices
US3900345A (en) * 1973-08-02 1975-08-19 Motorola Inc Thin low temperature epi regions by conversion of an amorphous layer
US3961999A (en) * 1975-06-30 1976-06-08 Ibm Corporation Method for forming recessed dielectric isolation with a minimized "bird's beak" problem

Also Published As

Publication number Publication date
JPS6141139B2 (fr) 1986-09-12
JPS542671A (en) 1979-01-10
IT1158723B (it) 1987-02-25
US4098618A (en) 1978-07-04
DE2860635D1 (en) 1981-08-06
EP0000316A1 (fr) 1979-01-10
IT7823833A0 (it) 1978-05-26
CA1088217A (fr) 1980-10-21

Similar Documents

Publication Publication Date Title
EP0000316B1 (fr) Procédé de fabrication de dispositifs semi-conducteurs comportant des régions d'oxyde de silicium encastrées
EP0005721B1 (fr) Procédé de fabrication d'un transistor bipolaire comportant un contact de base en silicium polycristallin et un contact d'émetteur en silicium polycristallin ou en métal
US6593173B1 (en) Low defect density, thin-layer, SOI substrates
EP0298794B1 (fr) Procédé de fabrication d'une couche d'isolant enterrée dans un substrat semi-conducteur par implantation ionique et structure semi-conductrice comportant cette couche
FR2477773A1 (fr) Procede de fabrication de circuits a semiconducteur
EP0197078B1 (fr) Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres
CA1209722A (fr) Methode de fabrication de dispositifs a semiconducteur utilisant la gravure sous-jacente
EP0013342B1 (fr) Procédé de fabrication de transistors à effet de champ auto-alignés du type métal-semi-conducteur
EP0801419A1 (fr) Procédé d'obtention d'un film mince de matériau semiconducteur comprenant notamment des composants électroniques
EP0164281A1 (fr) Procédé de fabrication d'une couche isolante enterrée dans un substrat semiconducteur, par implantation ionique
WO1999052145A1 (fr) Procede de traitement thermique de substrats semi-conducteurs
FR2490401A1 (fr) Procede perfectionne de fabrication de circuits integres
FR2672731A1 (fr) Procede d'oxydation localisee enterree d'un substrat de silicium et circuit integre correspondant.
US4897365A (en) Reduced-beak planox process for the formation of integrated electronic components
EP0007005A1 (fr) Procédé de fabrication de transistors à effet de champ du type métal-oxyde-semiconducteur à grille et trous de contact auto-alignés
US4468414A (en) Dielectric isolation fabrication for laser trimming
EP0441450B1 (fr) Procédé de réalisation par autoalignement, d'un dispositif semiconducteur intégré, comprenant au moins la formation d'un premier contact d'électrode encapsulé et muni d'espaceurs et d'un second contact d'électrode autoaligné sur celui-ci
FR2742926A1 (fr) Procede et dispositif de preparation de faces de laser
EP0135401B1 (fr) Procédé de fabrication de composants semi-conducteurs isolés dans une plaquette semi-conductrice
US5719086A (en) Method for isolating elements of semiconductor device
FR2572219A1 (fr) Procede de fabrication de circuits integres sur substrat isolant
FR2525814A1 (fr) Procede de formation d'une couche protectrice dans une structure a semi-conducteurs
FR2476912A1 (fr) Procede d'isolement des interconnexions de circuits integres, et circuit integre utilisant ce procede
FR2564241A1 (fr) Procede de fabrication de circuits integres du type silicium sur isolant
WO2000077846A1 (fr) Procede de fabrication d'un substrat de silicium comportant une mince couche d'oxyde de silicium ensevelie

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Designated state(s): DE FR GB

17P Request for examination filed
GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Designated state(s): DE FR GB

REF Corresponds to:

Ref document number: 2860635

Country of ref document: DE

Date of ref document: 19810806

PLBI Opposition filed

Free format text: ORIGINAL CODE: 0009260

PLAB Opposition data, opponent's data or that of the opponent's representative modified

Free format text: ORIGINAL CODE: 0009299OPPO

26 Opposition filed

Opponent name: AEG- TELEFUNKEN AKTIENGESELLSCHAFT,BERLIN UND FRAN

Effective date: 19820123

R26 Opposition filed (corrected)

Opponent name: AEG- TELEFUNKEN AKTIENGESELLSCHAFT,BERLIN UND FRAN

Effective date: 19820123

PLAB Opposition data, opponent's data or that of the opponent's representative modified

Free format text: ORIGINAL CODE: 0009299OPPO

R26 Opposition filed (corrected)

Opponent name: AEG-TELEFUNKEN AKTIENGESELLSCHAFT, BERLIN UND FRAN

Effective date: 19820123

PLBN Opposition rejected

Free format text: ORIGINAL CODE: 0009273

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: OPPOSITION REJECTED

27O Opposition rejected

Effective date: 19830923

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 19840605

Year of fee payment: 7

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 19840619

Year of fee payment: 7

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Effective date: 19890601

GBPC Gb: european patent ceased through non-payment of renewal fee
PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 19900228

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Effective date: 19900301

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST