JP2002050757A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 厚い半導体層からなる第１の半導体素子と薄
い半導体層からなる第２の半導体素子を、同一基板上に
積層して形成された複数の半導体層にそれぞれ形成す
る。 【解決手段】 第１の半導体層４０２に第１の半導体素
子４０７を形成する際に用いた、第１のアライメントマ
ーク４０４によって、第２の半導体素子４１２を形成す
るための第２のアライメントマーク４０９を形成し、第
１のアライメントマーク４０４およびその下のメサ４０
８を除去した後に、第２の半導体層４０３からなる第２
の半導体素子４１２を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくは、同一半導体基板上に積層して形
成された複数の異なる半導体層に、異なる半導体素子を
それぞれ形成するのに好適な半導体装置の製造方法に関
する。

【０００２】

【従来の技術】２種類以上の半導体装置を、複数の半導
体層に形成するための従来の製造方法（１）を図３を用
いて説明する。この方法においては、一つのアライメン
トマークを用いてすべての製造工程が行われる。まず、
図３（ａ）に示したように、半導体基板１０１上に第２
の半導体層１０３および第１の半導体層１０２を積層し
て形成する。次に、図３（ｂ）に示したように、最上部
にある上記第１の半導体層１０２の表面上にメタルを堆
積させ、周知のフォトリソグラフィおよびリフトオフ技
術を用いて、フォトリソグラフィ用のアライメントマー
ク１０４を形成する。このアライメントマーク１０４
は、耐酸性などを考慮しＡｕを主とした材料で形成され
る。

【０００３】上記アライメントマーク１０４を用い、フ
ォトリソグラフィおよびエッチング処理を行って、第１
の半導体層１０２からなる第１の半導体素子１０５を形
成するのであるが、この際、アライメントマーク１０４
が、エッチングなどの処理による影響を受けて変形し、
続いて行われる第２の半導体素子１０６の形成工程にお
けるアライメント精度が低下する恐れがある。これを防
止するため、図３（ｃ）に示したように、レジストパタ
ーン１０７を第１の半導体素子１０５が形成される領域
上のみではなく、アライメントマーク１０４を覆うよう
に形成し、第１の半導体素子１０５の各形成工程におい
てアライメントマーク１０４を保護する。

【０００４】そのため、この状態でエッチング等を行っ
て上記第１の半導体層１０２からなる第１の半導体素子
１０５を形成すると、図３（ｄ）に示したように、第１
の半導体層１０２の厚さと等しい段差を有し、その上面
上にはアライメントマーク１０４が残ったメサ１０８
が、第１の半導体素子１０５とともに形成される。

【０００５】続いて行われる第２の半導体層１０３から
なる第２の半導体素子１０６を形成する工程において
も、図３（ｅ）に示したように、上記アライメントマー
ク１０４を用いて上記第２の半導体素子１０６が形成さ
れる。

【０００６】上記従来の方法（１）において、メタルの
堆積によってアライメントマーク１０４を形成する代わ
りに、エッチングによって半導体層に孔を形成し、この
孔をアライメントマークとして用いる方法（２）が提案
されている。この方法（２）は、図４（ａ）に示したよ
うに、まず、積層された複数の半導体層１０２、１０３
を貫通する孔をエッチングによって形成し、この孔をフ
ォトリソグラフィ用のアライメントマーク２０１として
用いる方法である。

【０００７】次に、図４（ｂ）に示したように、上記ア
ライメントマーク２０１を用いて、所定の形状を有する
フォトレジストパターン１０７を形成した後、図４
（ｃ）に示したように、上記フォトレジストパターン１
０７をマスクとして用いて半導体層１０２の不要部分を
エッチングする等の所要処理を行って、第１の半導体層
１０２からなる第１の半導体素子１０５を形成する。

【０００８】さらに、フォトリソグラフィおよびエッチ
ング処理によって、第２の半導体層１０３からなる第２
の半導体素子１０６が形成されるが、図４（ｄ）から明
らかなように、第２の半導体層１０３からなる第２の半
導体素子１０６を形成する工程においても、上記孔から
なるアライメントマーク２０１を用いて第２の半導体素
子１０６が形成されていた。

【０００９】

【発明が解決しようとする課題】しかし、本発明者の検
討によれば、上記従来の方法（１）および（２）は、Ｐ
Ｄ（Photodiode；フォトダイオ−ド）のように厚い半導
体層から形成される素子と、ＨＥＭＴ（High Electron
Mobility Transistor；高移動度トランジスタ）ＩＣの
ように、比較的薄い半導体層から形成される素子を同一
基板上に形成する場合などには、下記問題点があること
が明らかになった。

【００１０】すなわち、上記従来の方法（１）では、第
１の半導体素子１０５を形成する際における、アライメ
ントマーク１０４の変形や変化を防ぐため、図３（ｃ）
に示したように、フォトレジスト１０７などによってア
ライメントマーク１０４を覆い保護する必要がある。そ
の結果、第１の半導体素子１０５の形成工程が進むにと
もなって、図３（ｄ）に示したように、アライメントマ
ーク１０４が上部に残るメサ１０８が形成されて、大き
な段差が形成される。このメサ１０８による段差は、第
１の半導体素子１０５の形成工程が終了した後では、第
１の半導体層１０２の厚さと等しくなる。

【００１１】第１の半導体素子１０５がＰＤ等の光素子
である場合は、第１の半導体層１０２の厚さは１０００
ｎｍ程度以上となり、この厚さはＨＥＭＴ・ＩＣを形成
するための第２の半導体層１０３の厚さ２００ｎｍより
はるかに厚い。また、通常、縮小型露光装置のアライメ
ントマークは、一辺の長さが数１００μｍ〜数ｍｍ程度
になる。

【００１２】第２の半導体層１０３に第２の半導体素子
１０６を形成するには、ゲートの形成におけるような微
細加工が要求され、その際には、厚さが数１００ｎｍの
薄いレジスト膜を用いる必要がある。しかし、本発明者
の検討によれば、一辺の長さが数１０μｍを超え、か
つ、レジスト膜の厚さより大きい段差を有するメサが存
在すると、ウエハの中心から周辺へ向かって彗星状のレ
ジストの塗布ムラが発生することがわかった。この塗布
ムラは長さが数１００μｍ以上に達するので、上記メサ
の周辺に存在する微細レジストパターンは形状が不良に
なり、微細加工の精度が著しく低下してしまう。

【００１３】また、上記従来の方法（２）においては、
第１の半導体層１０２からなる第１の半導体素子１０５
を形成する工程において、図５（ａ）に示したように、
アライメントマーク２０１周辺におけるメサによる段差
の発生を防止するため、アライメントマーク２０１を保
護するためのフォトレジスト膜を使用できない。そのた
め、メサによる大きな段差は発生しないが、アライメン
トマーク２０１を保護することなしに、エッチングなど
の処理が行われるため、図５（ｂ）に示したように、ア
ライメントマーク２０１の形状変化２０２が生ずる。こ
のアライメントマーク２０１に形状変化２０２が生ずる
と、例えばゲート加工のような、微細加工が必要な場合
におけるフォトリソグラフィ工程におけるアライメント
精度が低下し、微細な各種パターンを高い精度で所定の
位置に形成することが困難になってしまう。

【００１４】したがって、上記従来の方法（１）および
（２）では、特に微細な加工が必要なＨＥＭＴのゲート
などを、第２の半導体層１０３に高い精度で形成するの
が困難であり、その結果、伝達コンダクタンスおよびし
きい値の面内均一性が低下してしまう、という問題が存
在していた。なお、上記第２の半導体層１０３は基板１
０１の上に直接形成されているのではなく、両者を互い
に絶縁したり、良好なエピタキシャル成長を行うための
下地層（中間層）が両者の間に形成されており、第２の
半導体層はこの下地層（中間層）の上にエピタキシャル
成長される。しかし、図面を簡略にして理解を容易にす
るため、図３〜図５においては、上記下地層（中間層）
は図示が省略されており、第２の半導体層１０３は基板
１０１上に直接示されてある。

【００１５】本発明の目的は、上記従来技術の有する課
題を解決し、同一基板上に積層して形成された複数の半
導体層に、それぞれ異なる半導体素子を容易かつ高い精
度で形成することができる半導体装置の製造方法を提供
することである。

【００１６】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置の製造方法は、第２の半導体層お
よび当該第２の半導体層上に積層して形成された第１の
半導体層を少なくとも含む複数の半導体層を加工して半
導体装置を形成する際に、上記第１の半導体層の表面上
に第１のアライメントマークを形成した後、当該第１の
アライメントマークを使用するフォトリソグラフィ工程
によって、上記第１の半導体層に第１の半導体素子を形
成する工程と、上記第１のアライメントマークを用いて
第２のアライメントマークを上記第２の半導体層の表面
上に形成する工程と、上記第１のアライメントマークお
よび当該第１のアライメントマークが上面上に形成され
たメサ型構造物を除去した後、上記第２のアライメント
マークを使用するフォトリソグラフィ工程を行って、上
記第２の半導体層に第２の半導体素子を形成する工程を
含むことを特徴とする。

【００１７】すなわち、本発明においては、積層して形
成された複数の半導体層に含まれる第１の半導体層から
なる第１の半導体素子を形成する工程において用いられ
た、第１のアライメントマークおよびこの第１のアライ
メントマークによって生じた大きなメサ構造を、上記第
１の半導体層の下面に接して形成された第２の半導体層
からなる第２の半導体素子を形成するに先立って除去
し、かつ、上記第２の半導体層からなる第２の半導体素
子は、上記第１のアライントメントマークを利用して新
規に形成された第２のアライメントマークを用いたフォ
トグラフィ工程によって形成される。

【００１８】したがって、第２の半導体素子を形成する
工程においては、前工程の影響を全く受けずに新規に形
成された高精度の第２のアライメントマークを利用し
て、高精度のアライメントを行うことができる。さら
に、第２の半導体層から形成される第２の半導体素子の
形成工程に先立って、第１の半導体素子の形成工程で生
じた、第１のアライメントマークおよび当該第１のアラ
イメントマークが上部に残った、大きな面積および大き
な段差を有するメサ構造物が除去されるので、第２の半
導体素子の形成工程において微細な加工を行うためのレ
ジスト塗布の際における、上記彗星状の塗布ムラの発生
は効果的に防止される。そのため、レジストは塗布ムラ
なしに良好に塗布され、微細なリソグラフィ技術を高い
精度で実施することが可能になり、特に微細加工が要求
されるＨＥＭＴのゲートを高い精度で形成することがで
きる。その結果、伝達コンダクタンスおよびしきい値の
面内均一性が極めて良好なＨＥＭＴを得ることができ
る。

【００１９】上記第１および第２の半導体層としては、
それぞれ複数の半導体層の積層膜を用いることができ
る。たとえば上記第１の半導体層としては、ＩｎＧａＡ
ｓ／Ｐ層、第２の半導体層としてはＩｎＧａＡｓ／Ｉｎ
ＡｌＡｓ／ＩｎＰ層を、それぞれ用いることができる。

【００２０】また、上記第１の半導体層の膜厚が、上記
第２の半導体層の膜厚より大きいことが実用上最も有用
である。この場合、上記第１の半導体素子としては光素
子若しくは縦方向に電子が流れるトランジスタ型の電子
素子を形成することができ、上記第２の半導体素子とし
ては横方向に電子が流れるトランジスタ型の電子素子若
しくはダイオード型の電子素子を形成することができ
る。上記光素子としてはレーザー若しくはフォトダイオ
ード、上記縦方向に電子が流れるトランジスタ型の電子
素子としては、ＨＢＴ（Heterojunction Bipolar Trans
istor；ヘテロ接合バイポーラトランジスタ）若しくは
ＲＴＴ（Resonant Tunneling Transistor；共鳴トンネ
ルトランジスタ)、上記横方向に電子が流れるトランジ
スタ型の電子素子としてはＦＥＴ（Field Effect Trans
istor；電界効果トランジスタ）、ＨＥＭＴ若しくはＨ
ＦＥＴ（Heterostructure Field Effect Transistor；
ヘテロ構造電界効果トランジスタ）、上記ダイオード型
の電子素子としてはショットキ・ダイオード若しくはＲ
ＴＤ（Resonant Tunneling Transistor；共鳴トンネル
トランジスタ）を、それぞれ形成することができる。

【００２１】また、上記第１のアライメントマークは、
ウエットエッチングにおける変形などを避けるため、酸
に対する溶解度が小さいことが好ましく、かつ、リアク
ティブ・イオン・エッチング法によって容易にエッチで
きる材料から形成されていることが好ましい。このよう
な材料としては、Ｔｉ若しくはＭｏが実用上好適であ
る。

【００２２】

【発明の実施の形態】実施例 図１および図２により本発明の実施例を説明する。図１
（ａ）において、記号４０１は半絶縁性ＩｎＰ基板、４
０３は半絶縁性ＩｎＰ基板４０１上にエピタキシャル成
長されたＨＥＭＴとショットキーダイオードを含むＨＥ
ＭＴ・ＩＣを形成するためのＩｎＧａＡｓ／ＩｎＡｌＡ
ｓ／ＩｎＰからなる厚さ０．２μｍ程度の第２の半導体
層、４０２は上記第２の半導体層４０３の上にエピタキ
シャル成長されたＵＣＴ−ＰＤ（Uni-Carrier-Transpor
t Photodiode）を形成するためのＩｎＧａＡｓ／ＩｎＰ
からなる厚さ１μｍ程度の第１の半導体層を、それぞれ
表す。なお、ＩｎＰ基板４０１と第２の半導体層４０３
の間には、たとえばＩｎＡｌＡｓ層など、ＩｎＰ基板４
０１と第２の半導体層４０３の間の絶縁や半導体層４０
３を良好にエピタキシャル成長させるための下地層（中
間層）が介在しており、上記第２の半導体層４０３は上
記下地層（中間層）の上に形成されるのであるが、図面
を簡略にして理解を容易にするため、図３〜図５と同様
に、図１および図２においても、上記下地層（中間層）
は図示が省略されている。

【００２３】図１（ｂ）に示したように、上記第１の半
導体層４０２上に周知のフォトリソグラフィ技術、金属
蒸着技術およびリフトオフ技術を用いて、厚さ１０００
Åのチタン（Ｔｉ）からなる第１のアライメントマーク
４０４を形成した。この第１のアライメントマーク４０
４は、ＵＴＣ−ＰＤの形成工程におけるウエットエッチ
ングの際に、バーニアパターンなど一部のパターンが、
エッチングに用いられた酸と接触するので、十分な耐酸
性を有することが必要である。また、ＵＴＣ−ＰＤの形
成工程が終了した後では、リアクティブ・イオン・エッ
チング（Reactive Ion Etching；ＲＩＥ）法によって容
易に除去される必要がある。これらの条件を満たすた
め、本実施例においては第１のアライメントマーク４０
４の材料としてＴｉを用いたが、Ｔｉに限定されるもの
ではなく、たとえば、同様の性質を有するＭｏ等を用い
ても同様の効果が得られる。

【００２４】次に、フォトレジストを塗布して、その不
要部分を除去し、上記第１のアライメントマーク４０４
を基準として、ＵＴＣ−ＰＤ形成用のフォトレジストパ
ターン４０５を形成するとともに、素子形成工程におけ
る第１のアライメントマーク４０４の変形や変質を防ぐ
ために、第１のアライメントマーク４０４上にも保護用
のフォトレジストパターン４０６を形成して、第１のア
ライメントたマーク４０４を覆った。

【００２５】これらのフォトレジストパターン４０５、
４０６をマスクとして用い、周知のウエットエッチング
技術を用いて半導体層４０２の露出部分をエッチングし
て、ＵＴＣ−ＰＤ４０７の形成を行った。このウエット
エッチングの際に、第１のアライメントマーク４０４の
なかのバーニアなど一部のパターンはエッチングに用い
られた酸に接触したが、上記のように耐酸性を有するＴ
ｉを使用したため、第１のアライメントマーク４０４に
大きな形状変化は生じなかった。ＵＴＣ−ＰＤの形成工
程後には、図１（ｃ）に示したように、半導体層４０２
の厚さと等しい段差を有するＵＴＣ−ＰＤ４０７と、第
１アライメントマーク４０４が上面上に存在するメサ４
０８が形成された。図１（ｃ）は、ＵＴＣ−ＰＤ４０７
の形成工程の終了後、上記フオトレジストパターン４０
５、４０６を除去したときの状態を表している。ＵＴＣ
−ＰＤ４０７の代表的な大きさは、一辺が２０〜３０μ
ｍ程度であり、一方、第１のアライメント４０４が上面
上に存在するメサ４０８は、一辺が１００〜７００μｍ
程度であった。

【００２６】さらに、上記第１のアライメントマーク４
０４を用いて、図１（ｄ）に示したように、半導体層４
０３からＨＥＭＴ・ＩＣを形成するための第２のアライ
メントマーク４０９を、周知のフォトリソグラフィ技
術、金属蒸着技術およびリフトオフ技術を用いて第２の
半導体層４０３の上に形成した。本実施例では、第２の
アライメントマーク４０９の材料としては、金（Ａｕ）
を主体とした材料を使用し、その厚さは２２００Åとし
た。本発明において、第２のアライメントマーク４０９
の材料はＡｕに限定されるものではない。しかし、本発
明者の検討によれば、第２のアライメントマーク４０９
の厚さがレジスト膜の厚さ以上であると、第２のアライ
メントマーク４０９をレジスト膜によって被覆できない
ことが明らかになったので、第２のアライメントマーク
４０９の厚さは、後の工程で使用されるＥＢレジストの
膜厚以下とする必要がある。

【００２７】図２（ａ）に示したように、上記第２のア
ライメントマーク４０９を用いて、上記第１のアライメ
ントマーク４０４およびその下のメサ４０８以外の部分
を覆うフォトレジストマスク４１０を形成した。

【００２８】次に、ＳＦ_６ガスを用いたリアクティブ・
イオンエッチングによって、露出されている上記第１の
アライメントマーク４０４を除去した後、クエン酸／過
酸化水素を主成分とするＩｎＧａＡｓに対するエッチン
グ液および塩酸／燐酸／酢酸を主成分とするＩｎＰに対
するエッチング液を用いて、上記メサ４０８をエッチン
グして除去した。図２（ｂ）は、上記第１のアライメン
トマーク４０４およびメサ４０８を除去した後、さらに
フォトレジストマスク４１０を除去した状態を示してい
る。この場合、メサ４０８が完全に除去されて表面が完
全に平坦化されていることが最も好ましいことは明らか
である。しかし、メサ４０８の残部による段差が、後の
工程において使用されるレジスト膜の厚さを超えなけれ
ば、メサ４０８の一辺の長さが数１０μｍを超える大き
なメサであっても、周辺の素子形成に影響を与える可能
性があるような、大きく流れる塗布ムラは発生しないこ
とが明らかになった。従って、後の工程で使用されるレ
ジスト膜の厚さを上回らない範囲でメサ４０８が残って
いても、実用上支障はない。

【００２９】次に、フォトレジスト膜を全面に形成した
後、不要部分を除去して、図２（ｃ）に示したように、
フォトレジストパターン４１１を形成し、ＵＴＣ−ＰＤ
４０７と第２アライメントマーク４０９の保護およびＨ
ＥＭＴ・ＩＣの素子形成のためのマスクとした。

【００３０】上記フォトレジストパターン４１１をマス
クとして用いて、上記第２の半導体層４０３の露出部分
のエッチングなど、ＨＥＭＴ・ＩＣの形成に必要な工程
を行った。本実施例において、ＨＥＭＴ・ＩＣの形成に
は、幅０．１μｍのゲートを形成する必要があるので、
ゲートを形成するエ程においては、ＥＢ（電子線）描画
を用いた。ＥＢ描画のために塗布したＥＢレジスト膜の
厚さは３５００Åとした。ＥＢレジストを塗布した後、
ＵＴＣ−ＰＤ４０７に対する被覆不足、および周辺近傍
のＥＢレジストの膜厚変化が若干認められたが、大きく
流れるような塗布ムラは確認されなかった。従って、通
常と同じゲート加工、およびそれに続くＨＥＭＴ・ＩＣ
の形成工程を行って、全行程を終了することができた。
全工程終了後には、図２（ｄ）に示したように、半導体
層４０３からなるＨＥＭＴ・ＩＣ内の素子４１２などが
形成された。

【００３１】ＵＴＣ−ＰＤ４０７とＨＥＭＴ・ＩＣの全
製造工程が終了した後、基板上に等間隔に形成された４
９個のＨＥＭＴの特性を調べた。その結果、しきい値の
平均は−５７０ｍＶ、その分散は３０ｍＶであった。ま
た、最大相互コンダクタンスの平均値は１２００ｍＳ／
ｍｍ、その分散は７５ｍＳ／ｍｍであった。これらの値
は、ＵＴＣ−ＰＤ４０７が同ー基板上に存在しない場合
のＨＥＭＴ・ＩＣにおけるＨＥＭＴの値および面内均一
性と等しく、ＵＴＣ−ＰＤのように厚い半導体層からな
る素子を、ＨＥＭＴのような薄い半導体層からなる半導
体素子と共に同一基板上に集積化することが実現でき
た。

【００３２】

【発明の効果】以上説明したように、本発明によれば薄
い半導体層から形成される半導体素子と厚い半導体層か
ら形成される半導体素子を同一基板上に集積して形成で
きる。特に、薄い半導体層の上に厚い半導体層が積層さ
れている構造に対して効果が大きい。このような半導体
層構造は、薄い半導体層からなるＦＥＴ電子回路と厚い
半導体層からなる光素子を集積化する際に特に有用であ
り、実用上の効果は極めて大きい。本発明を利用するこ
とにより、最先端の微細化技術を用いたＦＥＴ電子回路
と光効率の高い光素子が集積化された、これまでにない
性能を有する新規なＯＥＩＣの製造が可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す工程図。

【図２】本発明の一実施例を示す工程図。

【図３】従来の半導体装置の形成方法の一例を示す工程
図。

【図４】従来の半導体装置の形成方法の一例を示す工程
図。

【図５】従来の半導体装置の形成方法の一例を示す図。

【符号の説明】

１０１…半導体基板、１０２、１０３…半導体層、１０
４…アライメントマーク１０４、１０５…第１の半導体
素子、１０６…第２の半導体素子、１０７…フォトレジ
ストパターン、１０８…メサ、２０１…アライメントマ
ーク、２０２…アライメントマークの変形、４０１…半
導体基板、４０２…第１の半導体層、４０３…第２の半
導体層、４０４…アライメントマーク、４０５、４０６
…フォトレジストパターン、４０７…ＵＴＣ−ＰＤ、４
０８…メサ、４０９…アライメントマーク、４１０、４
１１…フォトレジストパターン、４１２…素子。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8232 Ｈ０１Ｌ 27/14 Ｚ 27/14 29/203 27/15 31/10 Ａ 29/201 31/10 Ｈ０１Ｓ 5/026 Ｆターム(参考） 4M118 AA10 CA02 CB02 CB03 CB20 EA20 5F046 AA20 EA13 EA18 EA19 EB01 EB05 5F049 MB07 NA08 PA14 QA02 RA06 RA10 5F073 AB14 CA07 CB02 DA22 DA25 5F102 GA14 GA19 GB01 GC01 GD01 GJ06 GM04 GM08 GQ01 HC00 HC01 HC15 HC29

Claims (7)

【特許請求の範囲】
1. 【請求項１】第２の半導体層および当該第２の半導体層
   の上に積層して形成された第１の半導体層を含む複数の
   半導体層を加工して半導体装置を形成する方法におい
   て、上記第１の半導体層の表面上に第１のアライメント
   マークを形成した後、当該第１のアライメントマークを
   使用するフォトリソグラフィ工程によって、上記第１の
   半導体層に第１の半導体素子を形成する工程と、上記第
   １のアライメントマークを用いて第２のアライメントマ
   ークを上記第２の半導体層の表面上に形成する工程と、
   上記第１のアライメントマークおよび当該第１のアライ
   メントマークが上面上に形成されたメサ型構造物を除去
   した後、上記第２のアライメントマークを使用するフォ
   トリソグラフィ工程を行って、上記第２の半導体層に第
   ２の半導体素子を形成する工程を含むことを特徴とする
   半導体装置の製造方法。
2. 【請求項２】上記第１および第２の半導体層は、それぞ
   れ複数の半導体層の積層膜であることを特徴とする請求
   項１に記載の半導体装置の製造方法。
3. 【請求項３】上記第１の半導体層の膜厚は、上記第２の
   半導体層の膜厚より大きいことを特徴とする請求項１若
   しくは２に記載の半導体装置の製造方法。
4. 【請求項４】上記第１の半導体素子は光素子若しくは縦
   方向に電子が流れるトランジスタ型の電子素子であり、
   上記第２の半導体素子は横方向に電子が流れるトランジ
   スタ型の電子素子若しくはダイオード型の電子素子であ
   ることを特徴とする請求項３に記載の半導体装置の製造
   方法。
5. 【請求項５】上記光素子はレーザー若しくはフォトダイ
   オードであり、上記縦方向に電子が流れるトランジスタ
   型の電子素子はＨＢＴ若しくはＲＴＴであり、上記横方
   向に電子が流れるトランジスタ型の電子素子はＦＥＴ、
   ＨＥＭＴ若しくはＨＦＥＴであり、上記ダイオード型の
   電子素子はショットキ・ダイオード若しくはＲＴＤであ
   ることを特徴とする請求項４に記載の半導体装置の製造
   方法。
6. 【請求項６】上記第１のアライメントマークは、酸に対
   する溶解度が小さく、かつ、リアクティブ・イオン・エ
   ッチング法によって容易にエッチできる材料から形成さ
   れていることを特徴とする請求項１乃至５のいずれか一
   に記載の半導体装置の製造方法。
7. 【請求項７】上記材料はＴｉ若しくはＭｏであることを
   特徴とする請求項６に記載の半導体装置の製造方法。