KR900001986B1 - 다중 금속층 집적회로 제조방법 - Google Patents

다중 금속층 집적회로 제조방법 Download PDF

Info

Publication number
KR900001986B1
KR900001986B1 KR1019860700533A KR860700533A KR900001986B1 KR 900001986 B1 KR900001986 B1 KR 900001986B1 KR 1019860700533 A KR1019860700533 A KR 1019860700533A KR 860700533 A KR860700533 A KR 860700533A KR 900001986 B1 KR900001986 B1 KR 900001986B1
Authority
KR
South Korea
Prior art keywords
layer
photoresist
metal
dielectric layer
metal layer
Prior art date
Application number
KR1019860700533A
Other languages
English (en)
Other versions
KR870700171A (ko
Inventor
윌리엄 더블유.와이. 리
가레스 엘. 샤우
제임스 더블유. 클레이튼
Original Assignee
휴우즈 에어크라프트 캄파니
에이.더블유.카람벨라스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 휴우즈 에어크라프트 캄파니, 에이.더블유.카람벨라스 filed Critical 휴우즈 에어크라프트 캄파니
Publication of KR870700171A publication Critical patent/KR870700171A/ko
Application granted granted Critical
Publication of KR900001986B1 publication Critical patent/KR900001986B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5283Cross-sectional geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

[발명의 명칭]
다중 금속층 집적회로 제조방법
[도면의 간단한 설명]
제1도 내지 제8도는 제1 및 제2금속층이 이중 층 금속(DLM) 집적회로 구조로 형성된 다음, 이 제1과 제2금속층들 사이가 상호 접속되는 본 발명에 따른 처리 공정 순차를 개략적으로 도시한 도면이다.
[발명의 상세한 설명]
[발명분야]
본 발명은 주로 다중 금속층 집적회로(IC)에 관한 것으로, 더욱 상세하게 말하자면 이러한 회로 제조시에 생산량을 향상시키기 위한 방법에 관한 것이다.
[발명의 배경]
다중 금속층 집적회로의 제조시에, 실리콘과 같은 반도체 기질의 선택된 영역과 직접 저항 접촉시키는 제1금속층을 제공한 다음에 제1금속층으로부터 물리적으로 분리된 제2금속층을 제1금속층 상에 용착시키는 것은 공지되어 있다. 제2금속층은 통상적으로 본 분야에서 "내부 유전층"이라고 부르는 이산화 실리콘과 같은 선택된 유전물질에 의해 제1금속층으로부터 절연된다. 단지 2개의 금속층만이 사용되는 구조에서, "DLM"은 "이중 금속층" 구조물 및 집적회로를 의미하는 것으로 사용되어 왔다.
제1금속층과 제2금속층 사이를 바람직하게 수직 전기 상호 접촉시키기 위해서, 한 실시예는 내부 유전층의 상부상에 바람직한 기하학적 형태의 보호 감광성 내식 막을 제공한 다음 이 감광성 내식막내의 개구에 의해 노출된 영역내의 이 유전층을 통하는 개구를 식각(etch)하기 위해 종래의 자외선(UV) 사진 석판식 마스킹(masking) 및 식각 기술을 사용하여 왔다. 이 식각 단계가 완료된후, 제1금속층에 수직 접촉하기 위해 이 개구를 통해 내부 유전층 상에 제2금속층이 용착된다.
상기 방법은 평평하고 균일한 금속층 제조 방법을 만족시켰지만, 이것은 금속층이 힐록크(hillock) 및 스파이크(spike)를 가진 경우에 허용 생산량을 유지하는 것은 전적으로 만족시키지 못했다. 이 힐록크 또는 스파이크들은 수평 금속 표면상에서 1내지 2μm 정도 연장될 수도 있는 금속내의 예리한 직립 결함의 형태로 된다. 이 스파이크들은 금속 용착 및 냉각 처리시에 일어나는 금속내의 불균일한 핵 생성(nucleation)에 의해 발생된다.
생산량이 허용 불가능하게 되는 이유는 상기 감광성 내식막이 이 힐록크 또는 스파이크의 기하학적 형태와 일치하지 않고 이 기하학적 형태를 수직으로 복제하지 않기 때문이었다. 그러므로, 감광성 내식막은 영역내의 내부 유전층에 적절히 일치하여 덮지 못하는데, 이 경우에 이 유전층은 제1금속층상의 밑에 놓여 있는 힐록크 또는 스파이크에 의해 수직으로 밀어 올려졌다. 대체적으로, 내부 유전층은 밑에 놓여 있는 금속 힐록크 또는 스파이크의 기하학적 형태에 매우 만족스럽게 일치하지만, 이것은 금속내의 힐록크 또는 스파이크를 복제하는 내부 유전층내의 후속 형성된 돌출물 상에 용착되는 감광성 내식막의 경우에는 그렇지가 않다. 이비 일치성은 내부 유전층 내의 이 돌출물들이 소정의 영역내에서 위에 놓여진 감광성 내식막을 완전히 통과하여 연장되므로 제1금속층과 제2금속층 사이를 바람직하지 못하게 전기적으로 단락시키게 하였다. 이 전기적 단락의 문제점은 다음의 본 발명의 설명내에서 더욱 명백해진다.
상기 문제점을 해결하기 위해서, 항상 내부 유전층내의 돌출물을 완전히 덮도록 감광성 내식막의 두께를 단지 증가시키는 것이 제안되어 왔다. 그러나, 이 해결방법은 만족스럽지 못한 것으로 증명되었는데, 그 이유는 첨가된 감광성 내식막 물질내의 용제(solvent)가 먼저 용착된 감광성 내식막물질을 용해시키는 경향이 있기 때문인데, 그 결과 두꺼운 감광성 내식막 층의 일치성이 허용불가능하게 되고, 제1금속층과 제2금속층 사이는 여전히 허용불가능하게 전기적 단락된다.
[본 발명의 요약]
본 발명에 따르면, 제1금속층과 제2금속층 사이의 이 전기적 단락 문제점은 상당히 제거될 수 있고, 장치 제조 생산량은 내부 유전층을 덮기 위해 별도의 제1 및 제2감광성 내식막 층을 제공함으로써 상당히 증가될 수 있다. 이 제1내식막 층은 제2내식막 층내의 용제가 스며들지 않게 되도록 처리된다. 이 방식으로, 밑에 놓여있는 내부 유전층내에 복제된 힐록크 또는 스파이크를 완전히 덮으므로, 제조되는 집적회로 내의 바람직하지 못한 전기적 단락을 방지하기에 충분한 전체 감광성 내식막 두께를 달성할 수 있다.
본 발명의 양호한 실시예 내에서는 내부 유전층내의 개구를 정하는 처리시에 네가티브(negative) 감광성 내식막과 포지티브 감광성 내식막의 결합물을 사용한다. 이 피막 단계는 제1금속층과 전기적으로 접촉하도록 내부 유전층 상부에 이 내부 유전층내에 식각된 개구를 통해 제2금속층을 용착시키는 준비 단계내에서 행해진다. 감광성 내식막을 바람직한 두께로 형성하기 위해 네가티브와 포지티브 감광성 내식막 중합체의 결합물을 사용함으로써, 이 각각의 감광성 내식막 물질내의 용제는 서로 불리하게 상호 작용하지 못하고 인접한 네가티브 또는 포지티브 감광성 내식막 물질을 용해시키지 못한다. 이 방식으로, 감광성 내식막은 어려움 및 내부 유전층을 완전히 덮지 않고서 바람직한 두께로 형성될 수 있으므로, 제조 공정의 생산량을 상당히 증가시킨다.
이하, 첨부도면을 참조하여 본 발명의 상기 장점과 그외의 다른 목적 및 특징에 대해서 상세하게 기술하겠다.
제1도를 참조하면, 두께가 20밀(mil)이고 비저항이 약 1Ω·cm인 실리콘 기질(10)이 도시되어 있다. 예를들어, 이 기질(10)은 전기 접촉이 필요하고 종래의 확산 또는 이온 이식 도우핑(ion implantation doping) 기술을 사용하여 형성될 수 있는 활성영역(12)을 갖게 된다. 예를들어, 불순물 확산은 표면 이산화 실리콘 표면안정화 층(16)내에 이미 형성된 개구(14)를 통해 실행될 수 있다. 예를들어, SiO2층(16)은 게이트 산화물 응용을 위해 약 700Å의 두께로 열적 성장될 수 있거나, 이것이 본 분야에 공지된 바와같이 "휠드(field)산화물"로서 작용할 경우에 약 1μm로 두껍게 성장될 수 있다.
제2도를 참조하면, 종래의 금속 증발 기술을 사용하여, 제1금속층(18)은 도시한 바와같이 표면 산화물(16)의 상부 표면부 상에 용착되어 활성 장치 영역(12)와 저항 접촉관계로 된다. 예를 들어, 제11금속층(18)은 공지된 알루미늄 스퍼터링(sputtering) 기술을 사용하여 약 6,000Å의 두께로 스퍼터될 수 있고, 알루미늄층(18)은 때때로 제1금속층(18)의 상부 수평 표면상에서 1-2μm만큼 수직으로 돌출하게 되는 스파이크 또는 힐록크(20 및 22)를 포함할 수 있다. 기술한 바와같이, 이 스파이크 또는 힐록크(20 및 22)는 금속층(18)의 냉각중에 알루미늄 원자의 이동에 의해 발생된다고 생각되는 국부 성장물이다.
제3도를 참조하면, "내부 유전층"이라고 부르는 이산화 실리콘과 같은 제2절연층(24)는 도시한 바와같이 제1금속층(18) 상부에 용착된다. 제1금속층(18)내의 힐록크(20 및 22)는 통상적으로 SiO2층(24)내의 돌출된 산화물 영역(26 및 28)에서 매우 균일하게 덮혀지게 된다. 이 내부 유전층(24)는 공지된 화학 증착(CVD)기술을 사용하여 450℃ 정도의 비교적 저온에서 금속층(18)상에 용착될 수 있다. 유전 SiO2층(24)를 형성하기 위해 사용될 수 있는 한가지 처리 방법은 본 분야에서 SILOX처리 방법으로서 공지되어 있고, 이산화 실리콘 및 수증기를 발생시키도록 약 450℃에서 실란(sillane, SiH4)을 산소와 결합시킨다. 유전층(24)의 두께는 전형적으로 여러 형태의 금속-산화물-실리콘(MOS) 집적 회로의 경우에 약1μm로 된다.
나중에 단계가 완료된 후, 제3도의 구조물은 네가티브 감광성 내식막의 제1층(30)이 제4도에 도시한 바와같이 용착되는 감광성 내식막 용착 단계로 이동된다. 이때, 감광성 내식막 층(30)은 전형적으로 직경이 약 10μm인 조악하거나 낮은 공차의 제1개구(34)를 정하기 위해 종래의 사진 석판식 피막 및 식각기술을 사용하여 처리된다. 제4도에 도시한 바와같이, 제1네가티브 감광성 내식막 층(30)은 밑에 놓여 있는 이산화실리콘층(24)와 어느정도 일치하고, 금속 힐록크(20)에 의해 상향으로 밀어 올려지는 덜 엄격하거나 날카로운 돌출물(26)을 완전히 덮을 수 있다. 그러나, 날카로운 밑에 놓여 있는 금속 스파이크 또는 힐록크(22)에 의해 발생된 내부 유전층(24)내의 날카로운 돌출물(28)은 때때로 제4도에 도시한 바와같이 감광성 내식막 층(30)에 의해 완전히 덮혀지지 않는다. 이 날카로운 돌출물(28)들은 본 발명에 의해 감조된 전기적 단락 상태를 야기시킨다. 즉, 제4도에 도시한 바와같이 단일 감광성 내식막 층만을 사용하여 이중 금속층 상호 접속단계를 준비할때 SiO2층(24)의 영역(36)을 식각시켜 버린 경우, 노출 돌출물(28)에서 내부 유전층을 식각시켜 버리게 된다. 이 단계는 제1과 제2금속층들 사이를 바람직하지 못하게 수직 단락시키게 되는 밑에 놓여있는 금속 힐록크(22)를 바람직하지 못하게 노출시키게 된다.
그러나, 본 발명에 따르면, 제2포지티브 감광성 내식막 층(38)은 제5도에 도시한 바와같이 밑에 놓여 있는 내부 절연층 산화물(24)내의 돌출물(28)을 완전히 덮도록 용착된다. 제2감광성 내식막 층(38)이 용착된 후; 제1감광성 내식막 층(30)내의 이미 형성된 조악한 개구(34)내에 정교하거나 높은 공차의 개구(42)를 형성하기 위해 종래의 감광성 내식막 처리[베이킹(baking)] 및 사진 석판식 피막 및 식각 기술이 사용된다. 전형적으로, 조악한 개구 또는 선폭(34)의 직경은 약 10μm이지만, 정교한 개구 또는 선폭(42)의 직경은 3μm이고 제1금속층이 제2금속층과 수직으로 상호 접속될 영역내에 정확히 중심이 맞추어 지게 된다.
팽창되거나 조악한 개구(34)를 형성할때, Hunt HNR-120 네가티브 감광성 내식막 층(30)이 사용되었는데, 이것은 미합중국, 07650 뉴저지주, 팔리사데스 파크(Palisades Park, New Jersey 07650)에 소재한 헌트 케미칼 캄파니(Hunt Chemical Company)제품이다. 정교한 개구(42)는 미합중국, 02162 매사츄세츠주, 뉴톤(Newton, Massachussetts 02162)에 소재한 쉬플리 코포레이션(Shipley Corporation) 제품인 Shipley AZ 1470으로서 공지된 포지티브 감광성 내식막 층(38)내에서 형성된다. 이 2개의 감광성 내식막 층(30 및 38)을 형성할 때 사용되는 그외의 다른 파라메터들은 다음 표에 주어진다.
Figure kpo00001
감광성 내식막 처리방법을 더욱 상세하게 설명하기 위해, 본 명세서에서 참고문헌으로 사용된 1975년, 맥그로우-힐(McGraw-Hill)사가 발행한 윌리엄 에스. 드훠리스트(William S. DeForest)저, 감광성 내식막 물질 및 처리방법이란 책자를 참조할 수 있다.
본 발명은 합성 감광성 내식막을 형성하기 위해 네가티브 및 포지티브 감광성 내식막 층만을 사용하는 것에 제한되지 않고, 각각의 층들이 인접 층내의 용제에 의해 부식되도록 스며들지 않게 되는 소정의 다중 감광성 내식막 층 형성 처리방법을 포함한다. 그러므로, 제1 및 제2감광성 내식막 층(30 및 38)은 모두 네가티브로 될 수 있거나 모두 포지티브로 될수 있는데, 이 층들은 선행 또는 후속 감광성 내식막 층의 형성시에 사용된 용제에 스며들지 않게 되도록 처리된다. 예를들어, 이것은 제1층(30)을 1Torr의 압력 및 100W의 RF 전력에서 프레온 14개스의 플라즈마(Plasma)에 노출시키고 이 층을 약 5분동안 가열시킴으로써 달성될 수 있다. 유리하게도, 이 플라즈마 처리는 미합중국, 94947 캘리포니아주, 노바토(Norvato, California 94947)에 소재한 테갈 코포레이션(Tegal Corporation)에서 제조한 형태의 배럴(barrel)식각기를 사용하여 실행될 수 있다.
선택적으로, 제1감광성 내식막 층(30)은 이 층을 자외선에 노출시키고 30분동안 200℃에서 베이크함으로써 처리될 수 있다. 방사선은 감광성 내식막 표면을 경화시켜 고온 베이크에 의한 형태의 왜곡을 방지한다. 이 결합된 방사선과 열처리 방법은 제1감광성 내식막 층(30)이 제2층(38)내의 용제에 의해 부식되도록 스며들지 못하게 한다.
부수적으로, 제2층(38)은 이 제2층내에 함유된 용제가 제1층과 반응하는 것을 방지하도록 처리될 수 있거나, 선택적 또는 부수적으로, 제2층(38)은 이 제2층이 제1층의 형성으로부터 남는 소정의 용제와의 반응에 유해하지 않게 되도록 처리될 수 있다.
개구(44)가 제6도에 도시한 바와같이 제1금속층의 선택된 영역을 노출시키도록 내부 유전층(24)내에 식각되었을때, 2개의 감광성 내식막 층(30 및 38)은 표준 감광성 내식막 처리 기술을 사용하여 제7도에 도시한 바와같이 제거된다. 그 다음, 제7도의 구조물은 제2금속층(46)이 제8도에 도시한 바와같이 내부 유전층(24)의 상부 표면상에 용착되어 개구(44)에서 제1금속층(18)과 접촉 상태로 되는 알루미늄 금속 증발 단계로 이동된다. 그 다음, 제2금속층(46)은 본 분야에 공지되어 있는 종래의 감광성 내식막 및 금속 식각 기술을 사용하여 소정의 바람직한 형태로 형성될 수 있다.

Claims (4)

  1. 최소한 제1 및 제2금속층이 반도체 기질 상에 용착되고 내부 유전물질에 의해 분리되는 다중 금속층 집적회로를 제조하기 위한 방법에 있어서, 내부 유전층의 표면상에 제1내식막 층을 초기에 형성함으로써 내부 유전층 상부에 비교적 두꺼운 감광성 내식막을 형성하는 수단, 제1층에 감광성 내식막 용제가 스며들지 못하게 하는 방식으로 제1층을 처리하는 수단, 제1금속층내의 힐록크 또는 스파이크에 의해 발생되는 내부 유전층내의 수직 돌출물을 덮기에 충분한 두께로 제1감광성 내식막 층 상부에 제2감광성 내식막 층을 형성하므로 다중 감광성 내식막 층이 계속 두께를 유지하고 내부 유전층과 일치함으로써 제1금속층과 제2금속층 사이가 전기적으로 단락되는 것을 방지하여 제조 생산량을 향상시키는 수단을 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 제1감광성 내식막 층이 후속인가된 제2감광성 내식막 층내의 용제가 제1감광성 내식막 층으로 스며들지 못하게 하기에 충분한 시간동안 선정된 압력 및 선정된 상승 온도에서 개스 플라즈마에 노출되는 것을 특징으로 하는 방법.
  3. 최소한 제1 및 제2금속층이 반도체 기질상에 용착되고 내부 유전층에 의해 분리되는 다중 금속층 집적회로를 제조하기 위한 방법에 있어서, 제1금속층 내의 힐록크 또는 스파이크에 의해 발생된 내부 유전층 내의 소정의 수직 돌출물을 덮기에 충분한 두께로 내부 유전층 상부에 네가티브와 포지티브 감광성 내식막 층을 형성함으로써 완전한 감광성 내식막을 형성하는 수단을 포함하고, 네가티브 및 포지티브 감광성 내식막 층내의 상이한 용제가 각각의 네가티브 또는 포지티브 감광성 내식막 층과 충분히 상호작용 하거나 해를 끼치지 못하므로, 합성 감광성 내식막이 계속 두께를 유지할 수 있고 내부 유전층과 일치하게 하여 제1과 제2금속층들 사이가 전기적으로 단락되지 않게 함으로써 제조 생산량이 향상되는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 제1감광성 내식막 층이 네가티브 내식 중합체이고, 제2감광성 내식막이 포지티브 내식막 중합체이며, 이 중합체들이 소정의 감광성 내식막 용제에 의해 부식되도록 스며들지 못하게 하기에 충분한 선정된 베이킹 시간 및 온도로 순차적으로 용착되어 베이크 되는 것을 특징으로 하는 방법.
KR1019860700533A 1984-12-07 1985-11-25 다중 금속층 집적회로 제조방법 KR900001986B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US06/679,506 US4592132A (en) 1984-12-07 1984-12-07 Process for fabricating multi-level-metal integrated circuits at high yields
US679,506 1984-12-07
PCT/US1985/002305 WO1986003622A1 (en) 1984-12-07 1985-11-25 Process for fabricating multi-level-metal integrated circuits at high yields

Publications (2)

Publication Number Publication Date
KR870700171A KR870700171A (ko) 1987-03-14
KR900001986B1 true KR900001986B1 (ko) 1990-03-30

Family

ID=24727173

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860700533A KR900001986B1 (ko) 1984-12-07 1985-11-25 다중 금속층 집적회로 제조방법

Country Status (6)

Country Link
US (1) US4592132A (ko)
EP (1) EP0204768B1 (ko)
JP (1) JPS62501321A (ko)
KR (1) KR900001986B1 (ko)
DE (1) DE3570555D1 (ko)
WO (1) WO1986003622A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087267A (en) * 1986-03-04 2000-07-11 Motorola, Inc. Process for forming an integrated circuit
US4786962A (en) * 1986-06-06 1988-11-22 Hewlett-Packard Company Process for fabricating multilevel metal integrated circuits and structures produced thereby
US4700462A (en) * 1986-10-08 1987-10-20 Hughes Aircraft Company Process for making a T-gated transistor
US4747211A (en) * 1987-02-09 1988-05-31 Sheldahl, Inc. Method and apparatus for preparing conductive screened through holes employing metallic plated polymer thick films
US5298365A (en) 1990-03-20 1994-03-29 Hitachi, Ltd. Process for fabricating semiconductor integrated circuit device, and exposing system and mask inspecting method to be used in the process
US5897376A (en) * 1993-09-20 1999-04-27 Seiko Instruments Inc. Method of manufacturing a semiconductor device having a reflection reducing film
TW439118B (en) * 2000-02-10 2001-06-07 Winbond Electronics Corp Multilayer thin photoresist process
US6713395B2 (en) * 2001-05-15 2004-03-30 Infineon Technologies Ag Single RIE process for MIMcap top and bottom plates
US6979526B2 (en) * 2002-06-03 2005-12-27 Infineon Technologies Ag Lithography alignment and overlay measurement marks formed by resist mask blocking for MRAMs
US7223612B2 (en) * 2004-07-26 2007-05-29 Infineon Technologies Ag Alignment of MTJ stack to conductive lines in the absence of topography
US7442624B2 (en) * 2004-08-02 2008-10-28 Infineon Technologies Ag Deep alignment marks on edge chips for subsequent alignment of opaque layers
JP2006261434A (ja) * 2005-03-17 2006-09-28 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude シリコン酸化膜の形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5218425B2 (ko) * 1972-05-01 1977-05-21
US3985597A (en) * 1975-05-01 1976-10-12 International Business Machines Corporation Process for forming passivated metal interconnection system with a planar surface
US4176029A (en) * 1978-03-02 1979-11-27 Sperry Rand Corporation Subminiature bore and conductor formation
GB1596907A (en) * 1978-05-25 1981-09-03 Fujitsu Ltd Manufacture of semiconductor devices
JPS5850417B2 (ja) * 1979-07-31 1983-11-10 富士通株式会社 半導体装置の製造方法
US4409319A (en) * 1981-07-15 1983-10-11 International Business Machines Corporation Electron beam exposed positive resist mask process
US4398964A (en) * 1981-12-10 1983-08-16 Signetics Corporation Method of forming ion implants self-aligned with a cut
CA1169022A (en) * 1982-04-19 1984-06-12 Kevin Duncan Integrated circuit planarizing process
FR2537779B1 (fr) * 1982-12-10 1986-03-14 Commissariat Energie Atomique Procede de positionnement d'un trou de contact electrique entre deux lignes d'interconnexion d'un circuit integre
DE3344280A1 (de) * 1982-12-21 1984-07-05 Texas Instruments Inc., Dallas, Tex. Verfahren zur herstellung einer halbleitervorrichtung und vorrichtung zur durchfuehrung des verfahrens
US4415606A (en) * 1983-01-10 1983-11-15 Ncr Corporation Method of reworking upper metal in multilayer metal integrated circuits
US4517731A (en) * 1983-09-29 1985-05-21 Fairchild Camera & Instrument Corporation Double polysilicon process for fabricating CMOS integrated circuits

Also Published As

Publication number Publication date
US4592132A (en) 1986-06-03
JPS62501321A (ja) 1987-05-21
KR870700171A (ko) 1987-03-14
EP0204768A1 (en) 1986-12-17
WO1986003622A1 (en) 1986-06-19
DE3570555D1 (en) 1989-06-29
JPH0320064B2 (ko) 1991-03-18
EP0204768B1 (en) 1989-05-24

Similar Documents

Publication Publication Date Title
KR100243286B1 (ko) 반도체 장치의 제조방법
US4149307A (en) Process for fabricating insulated-gate field-effect transistors with self-aligned contacts
US5858843A (en) Low temperature method of forming gate electrode and gate dielectric
US4479831A (en) Method of making low resistance polysilicon gate transistors and low resistance interconnections therefor via gas deposited in-situ doped amorphous layer and heat-treatment
US4443930A (en) Manufacturing method of silicide gates and interconnects for integrated circuits
US4288256A (en) Method of making FET containing stacked gates
US4341009A (en) Method for making an electrical contact to a silicon substrate through a relatively thin layer of silicon dioxide on the surface of the substrate
KR900001986B1 (ko) 다중 금속층 집적회로 제조방법
US4070501A (en) Forming self-aligned via holes in thin film interconnection systems
JPS61503064A (ja) リンにてゲッタリングされる半導体集積回路
US5071789A (en) Method for forming a metal electrical connector to a surface of a semiconductor device adjacent a sidewall of insulation material with metal creep-up extending up that sidewall, and related device
US3765970A (en) Method of making beam leads for semiconductor devices
US5705442A (en) Optimized tungsten contact plug process via use of furnace annealed barrier layers
US5087322A (en) Selective metallization for high temperature semiconductors
JPH07120650B2 (ja) スピンオンしたゲルマニウムガラス
US4081896A (en) Method of making a substrate contact for an integrated circuit
US4282540A (en) FET Containing stacked gates
US4090915A (en) Forming patterned polycrystalline silicon
KR100220933B1 (ko) 반도체 소자의 금속배선 형성방법
US6208009B1 (en) RC-networks in semiconductor devices and method therefor
US4433469A (en) Method of forming a self aligned aluminum polycrystalline silicon line
KR100191710B1 (ko) 반도체 소자의 금속 배선 방법
CA1198832A (en) Polycrystalline silicon diode with metal silicide contact
US4673446A (en) Method of forming thermally stable high resistivity regions in n-type indium phosphide by oxygen implantation
KR100272270B1 (ko) 반도체 소자의 금속 배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19940304

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee