JP7516786B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置に関し、特に、高周波回路に用いられ、発熱部を有する半導体装置及びその製造方法に関する。
従来、バンプを介して半導体装置を実装基板に実装し、バンプを放熱経路として利用した半導体装置が知られている。
例えば特許文献１には、化合物半導体基板に複数の単位トランジスタが並列接続されたヘテロ接合バイポーラトランジスタ（HBT）が構成された、化合物半導体装置が示されている。これら複数の単位トランジスタは化合物半導体基板に配列され、これら複数の単位トランジスタのエミッタにはバンプが電気的に接続される。
特開２０１６－１０３５４０号公報
移動体通信や衛星通信等で用いられる高周波増幅回路が形成されたMMIC(Monolithic Microwave Integrated Circuit)では、近年のさらなる高速・高機能化に伴い、RFFE（RF Front-End）の損失の増加及びパワーアンプデバイスの自己発熱による特性限界が課題となっている。例えば、バイポーラトランジスタでは、そのコレクタ損失によって発熱し、バイポーラトランジスタ自体の昇温によって、ベース・エミッタ間電圧Ｖｂｅが低下し、そのことでコレクタ電流が増大し、Ｖｂｅがさらに低下する、という正帰還が掛かると熱暴走に至る。MMICの放熱性が高くないと、熱暴走しない範囲で使用可能な電力が制限されるので、結局、扱える電力とMMICのサイズとはトレードオフの関係にある。
また、RFFEモジュールにおいては、GaAs基板を用いるパワーアンプやLiTaO3基板やLiNbO3基板を用いるSAWデバイスなど、基板材料の異なるデバイスを混載するため、さらなる高性能化・小型化・低コスト化と共に、異種デバイスの集積化が求められている。
そこで、本発明の目的は、高放熱性、高出力、高集積化に適した半導体装置、及びその製造方法を提供することにある。
本開示の一つの態様としての半導体装置は、表面に回路素子及び当該回路素子に接続される電極を有する基板と、前記基板上に設けられ、前記回路素子又は前記電極に接続された外部接続用の導体突起部と、を備え、前記基板は、第１基材と、当該第１基材上に配置され、前記第１基材とは材料が異なる第２基材とを含み、前記回路素子及び前記電極は前記第２基材に形成され、前記第１基材は前記第２基材に比べて熱伝導率が高い。
本開示の一つの態様としての半導体装置の製造方法は、
表面に回路素子及び当該回路素子に接続される電極を有する基板と、当該基板上に設けられ、前記回路素子又は前記電極に接して電気的に接続された外部接続用の導体突起部と、を備え、前記基板は、第１基材と、当該第１基材上に配置された第２基材とを含み、前記回路素子及び前記電極が前記第２基材に形成された、半導体装置の製造方法であって、
表面に前記回路素子及び前記電極を有する半導体薄膜を、剥離層を介して化合物半導体基材に形成する工程と、
前記剥離層をエッチングにより除去して前記半導体薄膜を前記化合物半導体基材から剥離する工程と、
前記第１基材を構成する単体半導体基材上の所定位置に、前記第２基材を構成する前記半導体薄膜を接合する工程と、
前記第２基材上に設けられ、前記回路素子又は前記電極に接続される外部接続用の導体突起部を形成する工程と、
を有する。
本発明によれば、放熱性が高く、そのことにより小型でありながら高出力の、又は高出力でありながら小サイズの半導体装置が得られる。
図１は第１の実施形態に係る半導体装置１１０の断面図である。 図２（Ａ）、図２（Ｂ）は、実装基板に対する半導体装置１１０の実装構造を示す断面図である。 図３（Ａ）は半導体装置１１０の放熱経路を示す断面図であり、図３（Ｂ）は比較例の半導体装置の放熱経路を示す断面図である。 図４は半導体装置１１０の製造方法について示す図である。 図５は、第１の実施形態の変形例としての半導体装置１１１の断面図である。 図６は第２の実施形態に係る半導体装置１２０の断面図である。 図７は、実装基板９０に半導体装置１２０を実装した後の断面図である。 図８（Ａ）、図８（Ｂ）は、第３の実施形態に係る半導体装置の断面図である。 図９は第３の実施形態の別の半導体装置の断面図である。 図１０は第４の実施形態に係る半導体装置１４０の平面図である。 図１１（Ａ）は図１０におけるＡ－Ａ部分の断面図であり、図１１（Ｂ）は図１０におけるＢ－Ｂ部分の断面図である。 図１２は第５の実施形態に係る半導体装置の製造方法についての各工程における斜視図である。 図１３は、半導体薄膜片の転写後、第１基材１０に対する処理によって形成される半導体装置の部分断面図である。 図１４は、第６の実施形態に係る半導体装置１６０の断面図である。 図１５（Ａ）、図１５（Ｂ）は、半導体装置１６０の実装構造を示す断面図である。 図１６は、第７の実施形態に係る半導体装置１７０の断面図である。 図１７は、比較例としての半導体装置が実装基板に実装された状態での断面図である。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
図１は第１の実施形態に係る半導体装置１１０の断面図である。この半導体装置１１０は、基板１と、この基板１上に設けられた第２基材側電極２２に接して電気的に接続された導体ピラー２３と、この導体ピラー２３上に形成されたはんだ層２４と、を備える。この導体ピラー２３及びはんだ層２４によって導体ピラーバンプＰＢが構成されている。
基板１は、第１基材１０と、この第１基材１０上に配置された第２基材２０とを含む。第２基材２０には、複数の回路素子２１及び当該複数の回路素子２１に動作電圧を印加する又は動作電流を通電する電極が形成されている。第２基材２０は、後に示すように別工程で形成され、上記回路素子は、そのエピタキシャル層上に形成されている。エピタキシャル層は例えば約３μｍであり、上記電極（配線層）は約１０μｍである。図１において、回路素子２１部に示す突起は回路素子に導通する電極である。
また、本実施形態では、半導体装置１１０は、第１基材１０の表面で、第２基材２０と重ならない位置に第１基材側電極１２が形成されている。そして、半導体装置１１０は、第１基材側電極１２に接続された導体ピラー１３と、この導体ピラー１３上に形成されたはんだ層１４と、を備える。この導体ピラー１３及びはんだ層１４によって導体ピラーバンプＰＢが構成されている。
上記導体ピラーバンプＰＢは、本発明に係る外部接続用の「導体突起部」に相当する。
この例では、第１基材１０は、GaAs， AlAs， InAs， InP， GaP， InSb， GaN， InN， AlN， Si， Ge， SiC， Ga2O3， DLC（Diamond-Like Carbon）， Graphite， Diamond， Glass， Sapphire， Al2O3 のいずれかを含む材料又はこれら材料のうち複数の材料からなる多元系混晶材料である。また、第２基材２０は、GaAs， AlAs， InAs， InP， GaP， InSb， GaN， InN， AlN， SiGe， SiC， Ga2O3， GaBi のいずれかを含む材料又はこれら材料のうち複数の材料からなる多元系混晶材料である。ただし、第１基材１０に選定する材料と第２基材２０に選定する材料とは異なり、第１基材１０と第２基材２０との製造プロセスは異なる。基本的に、第２基材２０は、例えば増幅率、遮断周波数等の所定の電気的特性が得られる材料とし、また、第１基材１０は第２基材２０に比べて熱伝導率が高い関係に選定する。これらのことは以降に示す別の実施形態においても同様である。
本実施形態では、第１基材１０はＳｉ基材であり、第２基材２０はＧａＡｓ基材である。Ｓｉ基材の熱伝導率は１５６であり、ＧａＡｓ基材の熱伝導率は４６である。上記回路素子２１は、例えば複数の単位トランジスタが並列接続されたヘテロ接合バイポーラトランジスタ（HBT）であり、第２基材２０であるＧａＡｓ基材に対するプロセスによって形成されたものである。複数の単位トランジスタのエミッタに上記導体ピラーバンプＰＢが電気的に接続されている。複数の単位トランジスタは第１方向（図１における左右方向）に配列され、導体ピラーバンプＰＢは第１方向に延伸して配置されている。
第２基材２０は第１基材１０に、接合層１１を介して接合されている。接合層１１は例えばＡｕ膜である。
上記導体ピラー１３，２３はＣｕめっき膜であり、はんだ層１４，２４はＳｎＡｇ合金の膜である。
図２（Ａ）、図２（Ｂ）は、実装基板に対する上記半導体装置１１０の実装構造を示す断面図である。図２（Ａ）は、実装基板９０に対して半導体装置１１０を実装する前段階での断面図であり、図２（Ｂ）は、実装基板９０に半導体装置１１０を実装した後の断面図である。
実装基板９０には実装基板側電極９１，９２が形成されている。半導体装置１１０は、そのはんだ層１４，２４を実装基板側電極９１，９２に位置合わせし、加熱加圧することによって、図２（Ｂ）に示すように、半導体装置１１０のはんだ層１４，２４が実装基板側電極９１，９２に接続される。
ここで、比較例としての半導体装置の構造を示す。図１７は、比較例としての半導体装置が実装基板に実装された状態での断面図である。この比較例の半導体装置は、ＧａＡｓ基板３０に回路素子が形成されている。ＧａＡｓ基板３０の表面には電極３２，４２が形成されていて、電極４２上に導体ピラー４３及びはんだ層４４が形成されていて、電極３２上に導体ピラー３３及びはんだ層３４が形成されている。そして、この半導体装置は、そのはんだ層３４，４４が実装基板側電極９１，９２にそれぞれ接続されている。
なお、図１に表れているように、はんだ層２４とはんだ層１４との高さは第２基材２０の厚み分だけ異なるが、この程度の高さの違いははんだ層１４，２４で吸収される。
上記比較例の半導体装置と第１の実施形態に係る半導体装置１１０との放熱性について、図３（Ａ）、図３（Ｂ）を参照して説明する。
比較例としての半導体装置では、図３（Ｂ）に示すように、回路素子に生じる熱は、破線の矢印で示すように、電極４２、導体ピラー４３、はんだ層４４を経由して、実装基板側電極９２及び実装基板９０に放熱（排熱）される。
一方、本実施形態の半導体装置１１０では、図３（Ａ）に示すように、破線の矢印で示すように、３つの熱伝導経路を経由して放熱される。第１の熱伝導経路は、回路素子が発生する熱を、第２基材側電極２２、導体ピラー２３、はんだ層２４を経由して、実装基板側電極９２及び実装基板９０に放熱（排熱）する経路である。第２の熱伝導経路は、回路素子が発生する熱を、第１基材１０に放熱（排熱）する経路である。第１基材１０はＳｉ基材であって、その熱伝導率は１５６[W/cm K]であり、ＧａＡｓ基板３０の熱伝導率は４６[W/cm K]であり、第１基材１０の熱伝導率は第２基材２０の熱伝導率に比べて高い。したがって、第１基材１０は高効率の熱放射体として作用する。第３の熱伝導経路は、回路素子に生じる熱を、第１基材１０、第１基材側電極１２、導体ピラー１３、はんだ層１４を経由して、実装基板側電極９１及び実装基板９０に放熱（排熱）する経路である。このように第１基材１０は熱伝導経路として作用するので、導体ピラー１３、はんだ層１４、及び実装基板側電極９１も熱伝導経路として作用する。
このように構成された本実施形態の半導体装置１１０は次のような効果を奏する。
まず、３つの放熱経路が形成されることで、高い放熱性が得られる。このことで、上記HBTの自己発熱により制限されるＲＦ特性（出力電力Pout、電力付加効率PAE）が改善される。つまり、小型でありながら高出力の半導体装置が得られる。または高出力でありながら小サイズの半導体装置が得られる。
また、第２基材が化合物半導体の基材であることにより、その電気絶縁性を高められ、高周波特性に優れた回路を設けることができる。
また、第２基材２０は第１基材１０より薄いので、第１基材１０による高い放熱効果が得られる。
また、第２基材２０に形成された回路素子２１は動作時に発熱する発熱体であり、導体ピラーバンプＰＢは、発熱体としての回路素子２１の直近に設けられているので、導体ピラーバンプにより、短い熱伝導経路が構成され、回路素子２１が発生する熱は導体ピラーバンプＰＢを介して高効率で放熱される。
また、第２基材２０は第１基材１０の外縁からはみ出さないので（第１基材１０より小面積であるので）、第１基材１０と第２基材２０とを含む基板１全体の熱抵抗が低く、第１基材１０からの高い放熱効果が得られる。
また、第１基材１０の、第２基材２０に重ならない位置の表面に第１基材側電極１２が形成され、導体ピラーバンプＰＢは第１基材側電極１２に接続されているので、第１基材側電極１２に接続された導体ピラーバンプＰＢからの放熱効果が得られる。また、この導体ピラーバンプＰＢを介して、実装先である回路基板への熱伝導効率が高まり、回路基板での放熱性も高まる。
次に、半導体装置１１０の製造方法について例示する。図４は半導体装置１１０の製造方法について示す図である。図４中の（１）から（７）までの図は、半導体装置１１０の製造途中段階における断面図であり、（８）は、完成した半導体装置１１０の断面図である。実際の製造はウエハー単位で行われるが、図４では、単一の半導体装置について図示している。
まず、図４中の（１）に示すように、Ｓｉ基材からなる第１基材１０の表面に、一般的な半導体プロセスを用いて、接合層１１としてのＡｕ膜を形成する。
次に、（２）に示すように、接合層１１上に第２基材２０を接合する。第２基材２０には別工程で既に回路素子及び電極が形成されている。
次に、（３）に示すように、一般的な半導体プロセスによって、第２基材２０上に第２基材側電極２２を形成し、また、接合層１１上に第１基材側電極１２を形成する。
次に、（４）に示すように、導体ピラー１３及びはんだ層１４（図１、図２（Ａ））を形成すべき領域に開口を持つレジスト膜８５を形成する。レジスト膜８５の開口内に電極１２，２２が露出している。
その後、（５）（６）に示すように、レジスト膜８５の開口内に露出している電極１２，２２の上に、めっき法により導体ピラー１３，２３及びはんだ層１４，２４を堆積させる。導体ピラー１３，２３はＣｕで形成され、その厚さは例えば４０μｍである。このようにして、CPB（Copper Pillar Bump）を形成する。はんだ層１４，２４はＳｎＡｇ合金で形成され、その厚さは例えば３０μｍである。
その後、（７）に示すように、レジスト膜８５を除去し、最後に、リフロー処理を行って、はんだ層１４，２４を溶融させ、その後固化させることにより、（８）に示すように半導体装置１１０を得る。
上記製造方法によれば、第２基材２０は半導体薄膜であるので、低背で放熱性の高い（熱伝導率の高い）半導体装置が得られる。
なお、図１から図４に示した例では、接合層１１としてＡｕ膜を形成したが、例えばＰｔ膜、Ｐｄ膜等、他の金属膜を用いることもできる。この接合層１１は第２基材２０に比べて熱伝導率が高いことが好ましい。このことにより、第２基材２０の熱が接合層１１を介して第１基材１０へ高効率で排熱される。例えば、第２基材２０であるＧａＡｓ基材の熱伝導率は４６[W/m K]であるのに対し、Ａｕ膜の熱伝導率は３１９[W/m K]、Ｐｔ膜の熱伝導率は７０[W/m K]、Ｐｄ膜の熱伝導率は７０[W/m K]、であり、いずれも第２基材２０に比べて熱伝導率が高い。
また、接合層１１は第２基材２０に比べて弾性率が低いことがより好ましい。第１基材１０と第２基材２０との線膨張係数には差があり、温度変化によって、線膨張係数の差による熱応力が生じる。しかし、接合層１１が第２基材２０に比べて弾性率が低いことにより、上記熱応力が低減される。このことにより、接合層１１を介する、第１基材１０と第２基材２０との実質的な接合強度を確保できる。例えば、ＧａＡｓ基材の弾性率は８５．５[GPa]であるのに対し、Ａｕ膜の弾性率は７８[GPa]、Ａｌ膜の弾性率は６８．３[GPa]、Ｉｎ膜の弾性率は１０．８[GPa]であり、いずれも第２基材２０の弾性率より低い。
接合層１１が金属である場合、接合層１１と第２基材２０との間に、接合層１１と第２基材２０との合金化層が形成されることが好ましい。そのことにより、より高い密着性とより高い熱伝導作用が得られる。
前記接合層１１は、例えばポリイミド（PI）膜、ポリベンゾオキサゾール（PBO）、ベンゾシクロブテン（BCB）等の有機材料からなる誘電体であってもよい。この接合層１１は第２基材２０に比べて誘電率が低いことが好ましい。第２基材２０に形成されている回路素子の高周波特性として、高周波信号の伝送損失特性があるが、接合層１１の誘電率が第２基材２０の誘電率より高いと、接合層１１の近接によって、回路素子の高周波信号の伝送損失特性が低下する。接合層１１の誘電率が第２基材２０の誘電率より低ければ、この伝送損失特性の低下が回避される。例えば、第２基材２０であるＧａＡｓ基材の比誘電率は１２．９であるのに対し、ポリイミド（PI）の誘電率は３．３、ポリベンゾオキサゾール（PBO）の誘電率は２．９、ベンゾシクロブテン（BCB）の誘電率は２．７であり、いずれも第２基材２０に比べて誘電率が低い。
なお、接合層１１は第２基材２０に比べて誘電正接が小さいことが好ましい。接合層１１の誘電正接が大きいと、接合層１１による高周波損失が大きくなる。接合層１１の誘電正接が第２基材２０の誘電正接より小さければ、この高周波損失の増加が回避される。例えば、第２基材２０であるＧａＡｓ基材の誘電正接は０．３であるのに対し、ポリイミド（PI）の誘電正接は０．００２０、ポリベンゾオキサゾール（PBO）の誘電正接は０．０１００、ベンゾシクロブテン（BCB）の誘電正接は０．０００８であり、いずれも第２基材２０に比べて誘電正接が小さい。
また、接合層１１が有機材料である場合も、接合層１１は第２基材２０に比べて弾性率が低いことがより好ましい。このことにより、接合層１１を介する、第１基材１０と第２基材２０との実質的な接合強度を確保できる。例えば、ＧａＡｓ基材の弾性率は８５．５[GPa]であるのに対し、ポリイミド（PI）の弾性率は２．５、ポリベンゾオキサゾール（PBO）の弾性率は２．８、ベンゾシクロブテン（BCB）の弾性率は２．１であり、いずれも第２基材２０に比べて弾性率が低い。
さらには、前記接合層１１は、ＡｌＮ、ＳｉＣ、ダイヤモンド等の絶縁体であってもよい。この接合層１１は第１基材１０に比べて電気抵抗率が高いことが好ましい。接合層１１の電気抵抗率が第１基材１０の電気抵抗率より高いと、接合層１１及び第１基材１０に流れる誘導電流や渦電流が抑制されるので、第２基材２０に形成されている回路素子の良好な高周波特性が維持できる。
また、接合層１１が絶縁体である場合も、接合層１１は第１基材１０に比べて熱伝導率が高いことが好ましい。このことにより、第２基材２０の熱が接合層１１を介して第１基材１０へ高効率で排熱される。例えば、第１基材１０であるＳｉ基材の熱伝導率は１５６[W/cm K]であるのに対し、ＡｌＮ膜の熱伝導率は１７０[W/cm K]、ＳｉＣ膜の熱伝導率は２７０[W/cm K]、ダイヤモンド膜の熱伝導率は２０００[W/cm K]、であり、いずれも第１基材１０に比べて熱伝導率が高い。
次に、第１の実施形態の変形例について示す。図５はこの変形例としての半導体装置１１１の断面図である。この半導体装置１１１は、図１に示した接合層１１を備えていない。第２基材２０は第１基材１０に対して直接的に接合している。この接合は、ファンデルワールス結合又は水素結合による。その他に、静電力、共有結合、共晶合金結合等によって接合してもよい。
第１基材側電極１２は第１基材１０の上面に直接形成されていて、この第１基材側電極１２の上に、導体ピラー１３及びはんだ層１４による導体ピラーバンプＰＢが形成されている。
このように、第１基材１０に第２基材２０を、接合層を介さずに接合してもよい。
《第２の実施形態》
第２の実施形態では、第１の実施形態とは導体突起部の構成が異なる半導体装置について示す。
図６は第２の実施形態に係る半導体装置１２０の断面図である。図１に示した例とは異なり、第１基材側電極１２と、この第１基材側電極１２に接続された外部接続用の導体突起部（導体ピラー１３及びはんだ層１４）とを備えない。
図７は、実装基板９０に半導体装置１２０を実装した後の断面図である。実装基板９０には、実装基板側電極９２が形成されている。半導体装置１２０は、その導体ピラーバンプＰＢを実装基板側電極９２に位置合わせし、加熱加圧することによって、はんだ層２４が実装基板側電極９２に接続される。
このような構造であっても、図中の破線の矢印で示すように、発熱部から二方向へ放熱（排熱）される。
《第３の実施形態》
第３の実施形態では、平坦化樹脂層を備える幾つかの半導体装置について例示する。
図８（Ａ）、図８（Ｂ）は、第３の実施形態に係る半導体装置１３０Ａ，１３０Ｂの断面図である。これら半導体装置１３０Ａ，１３０Ｂは、第１基材１０と、この第１基材１０上に配置された第２基材２０とを備える。第２基材２０は化合物半導体の半導体基材２０Ｎとその表面に形成されたエピタキシャル層２０Ｄとを備える。エピタキシャル層２０Ｄには複数の回路素子２１が形成されている。
エピタキシャル層２０Ｄの上面には、回路素子２１に導通する第２基材側電極２２が形成されている。第１基材１０及び第２基材２０の表面には平坦化樹脂層１５が形成されている。第２基材側電極２２の上部には、導体ピラー２３及びはんだ層２４による導体ピラーバンプＰＢが形成されている。
図８（Ｂ）に示す例では、第１基材１０の上面に接合層１１が形成されていて、第２基材２０は接合層１１を介して第１基材１０に接合されている。
図９は第３の実施形態の別の半導体装置１３１の断面図である。この半導体装置１３１は、第１基材１０と、この第１基材１０上に配置された第２基材２０とを備える。第２基材２０には複数の回路素子が構成されている。第１基材１０の上面には接合層１１が形成されている。接合層１１及び第２基材２０の表面には平坦化樹脂層１５が形成されている。第１基材側電極１２の上部には、導体ピラー１３及びはんだ層１４による導体ピラーバンプＰＢが形成されている。
上記平坦化樹脂は、例えばポリイミド（PI）膜、ポリベンゾオキサゾール（PBO）、ベンゾシクロブテン（BCB）等である。このように、第１基材１０及び第２基材２０の表面に平坦化樹脂層１５を形成することにより、相対的に厚い導体ピラー２３及びはんだ層２４の形成が容易となる。また、第１基材１０及び第２基材２０の表面がリパッシベーションされる。
《第４の実施形態》
第４の実施形態では、複数箇所に外部接続用の導体突起を備える一つの半導体装置の例について示す。
図１０は第４の実施形態に係る半導体装置１４０の平面図である。また、図１１（Ａ）は図１０におけるＡ－Ａ部分の断面図であり、図１１（Ｂ）は図１０におけるＢ－Ｂ部分の断面図である。
本実施形態の半導体装置１４０は、複数の導体ピラー上にはんだ層１４，２４が形成されている。図１０、図１１（Ａ）に表れているように、半導体装置１４０の所定箇所に、それぞれ複数の単位トランジスタが、図１０における左右方向に配列され、並列接続された、ヘテロ接合バイポーラトランジスタ（HBT）５１Ａ，５１Ｂが形成されている。このHBT５１Ａ，５１Ｂの上部に導体ピラー２３及びはんだ層２４による、導体ピラーバンプＰＢが形成されている。このHBT５１Ａ，５１Ｂ、導体ピラー２３及びはんだ層２４の構成は第１の実施形態で示したとおりである。
２つのHBT５１Ａ，５１Ｂの両隣には、導体ピラー１３及びはんだ層１４による、導体ピラーバンプＰＢが形成されている。
上記導体ピラーバンプＰＢは、図１０に示すように、Ａ－Ａ断面以外にも形成されている。これら導体ピラーバンプＰＢは、上記HBT５１Ａ，５１Ｂの近傍に配置されている。この構成により、HBT５１Ａ，５１Ｂの発する熱が高効率で放熱される。
半導体装置１４０には、上記HBT５１Ａ，５１Ｂ以外にスパイラル状導体パターンによるインダクタ、誘電体層を挟んで対向する電極によるキャパシタ及び抵抗体膜のパターンによる抵抗素子等によってＬＣＲ回路が構成されている。
図１０及び図１１（Ｂ）に示すように、第１基材１０の表面に接合層１１が形成されていて、この接合層１１の表面の所定箇所に絶縁体層１６が形成されている。この絶縁体層１６の表面に、スパイラルインダクタ５２が形成されている。このスパイラルインダクタ５２の隣接位置に、導体ピラー１３及びはんだ層１４による導体ピラーバンプＰＢが形成されている。また、図１０、図１１（Ｂ）に示す、半導体装置１４０の所定箇所には、ＭＩＭＣ（Metal-Insulator-Metal-Capacitor）５３が形成されている。そして、このＭＩＭＣ５３の隣接位置に、導体ピラー１３及びはんだ層１４による導体ピラーバンプＰＢが形成されている。
《第５の実施形態》
第５の実施形態では、第２基材の製造方法、及び第１基材に対する第２基材の接合方法について示す。
図１２は第５の実施形態に係る各工程における斜視図である。実際の製造はウエハー単位で行われるが、図１２では、単一の半導体装置について図示している。
図１２中（１）に示すように、先ず、化合物半導体基材である母基板２００に剥離層２９を形成し、この剥離層２９の上部に半導体薄膜をエピタキシャル成長法により形成し、この半導体薄膜に、複数の回路素子及び当該回路素子に接続される電極を形成する。この部分が後の第２基材２０である。
次に（２）に示すように、剥離層２９だけを選択的にエッチングする処理を行うことで、第２基材２０（半導体薄膜片）を母基板２００から剥離する。
（３）に示すように、別工程で、第１基材１０に接合層１１を形成し、（４）に示すように、第２基材２０を接合層１１表面に加圧・密着させることで、第１基材１０に第２基材２０を接合（ボンディング）する。つまり、半導体薄膜片を母基板２００から第１基材１０へ転写する。例えば、接合層１１のＡｕが第２基材のＧａＡｓに拡散して共晶化されることで接合される。
上記第２基材２０への回路素子及び電極の形成は、（１）に示す段階だけでなく、（４）に示すように、第２基材２０を第１基材１０へ接合した後に、第２基材２０に対するプロセス（フォトリソグラフィ・エッチング工程）によって行ってもよい。
上記半導体薄膜片の剥離及び転写の方法は、特許第５１３２７２５号に開示されている方法を適用できる。つまり、図１２中（２）に示したように、第２基材２０（半導体薄膜片）を母基板２００から剥離する際、第２基材２０が支持体で支持された状態で、母基板２００から剥離する。また、図１２中（３）に示すように、第１基材１０へ第２基材２０を接合する際、上記支持体で支持された状態で行う。図１２中の（２）（３）では、第２基材２０の明示の都合上、支持体の図示を省略している。
図１３は、上記半導体薄膜片の転写後、第１基材１０に対する処理によって形成される半導体装置の部分断面図である。第２基材２０は半導体基材２０Ｎとその表面に形成された、バイポーラトランジスタである回路素子２１とを備える。第２基材２０の上部には第２基材側電極２２が形成されている。この例では、第２基材側電極２２はエミッタ配線である。第１基材の接合層１１及び第２基材２０の表面には平坦化樹脂層１５が形成されている。
上記エミッタ配線である第２基材側電極２２には、導体ピラー２３及びはんだ層２４による導体ピラーバンプＰＢが形成されている。
半導体基材２０Ｎもエピタキシャル層２０Ｄも厚さは数μｍである。例えば、半導体基材２０Ｎは１μｍ、エピタキシャル層２０Ｄは３μｍである。従来、化合物半導体素子にワイヤーボンディングする場合に、半導体基材２０Ｎ及びエピタキシャル層２０Ｄの総厚みとして７５μｍ以上必要であるが、本実施形態では、第１基材１０の上部に付加される第２基材２０の厚みは僅か数μｍであるので、全体的に非常に薄型（低背）の半導体装置が構成できる。
《第６の実施形態》
第６の実施形態では、第１基材１０と第２基材２０とを接合する接合層の構造に特徴を有する半導体装置について示す。
図１４は第６の実施形態に係る半導体装置１６０の断面図である。この半導体装置１６０は、第１基材１０と、この第１基材１０上に配置された第２基材２０とを備える。第２基材２０は化合物半導体の半導体基材とその表面に形成されたエピタキシャル層とを備え、エピタキシャル層には複数の回路素子２１が形成されている。この例では、第１基材１０はＳｉ基材であり、第２基材２０はＧａＡｓ基材である。
第１基材１０と第２基材２０との間には接合層１９が設けられている。つまり、第１基材１０と第２基材２０とは接合層１９を介して接合されている。接合層１９の表面には第１基材側電極１２が形成されている。第２基材２０の表面には第２基材側電極２２が形成されている。第１基材１０及び第２基材２０の表面には平坦化樹脂層１５が形成されている。第１基材側電極１２の上部には、導体ピラー１３及びはんだ層１４による導体ピラーバンプＰＢが形成されている。第２基材側電極２２の上部には、導体ピラー２３及びはんだ層２４による導体ピラーバンプＰＢが形成されている。
接合層１９は絶縁体層１７と金属層１８とを含む複合材料の層である。絶縁体層１７は例えばＳｉＯ２膜、ＳｉＮ膜等のＳｉ化合物の層、またはポリイミド（PI）膜等の樹脂の層である。金属層１８は例えばＣｕ膜又はＡｌ膜である。接合層１９は３層構造である。この接合層１９は、第１基材１０の表面に、第１層としての絶縁体層１７が形成され、この絶縁体層１７の表面に第２層としての金属層１８が形成され、この金属層１８の表面に第３層としての絶縁体層１７が形成されたものである。金属層１８はパターン化されていて、第２基材２０の近傍と、第１基材側電極１２の近傍にそれぞれ金属層１８のパターンが形成されている。
このように、接合層１９が絶縁体層１７と金属層１８とを含む複合材料の層であることにより、接合層１９は、第１基材１０と第２基材２０との線膨張係数の違いに応じて生じる応力が緩和される。第１基材１０、第２基材２０及び接合層１９の線膨張係数は次のとおりである。例えば、第１基材１０であるＳｉ基材の線膨張係数は２．６０[ppm/℃]、第２基材２０であるＧａＡｓ基材の線膨張係数は５．７３[ppm/℃]であるのに対して、テトラエトキシシラン（TEOS）によるＳｉＯ２膜の線膨張係数は０．５７[ppm/℃]、ＳｉＮ膜の線膨張係数は２．３０[ppm/℃]であり、第１基材１０、第２基材２０に比べて線膨張係数が低い。また、金属層１８としてのＣｕ膜の線膨張係数は１７．０[ppm/℃]であり、第１基材１０、第２基材２０に比べて線膨張係数が高い。したがって、接合層１９の線膨張係数は第１基材１０の線膨張係数と第２基材２０の線膨張係数との中間的な値となって、第２基材２０と第１基材１０との界面での応力が緩和される。
絶縁体層１７がＳｉＯ２膜、ＳｉＮ膜等Ｓｉ化合物の層であれば、第１基材１０に対する絶縁体層１７の形成が容易となり、かつ第１基材１０と絶縁体層１７との接合強度を高めることができる。
絶縁体層１７のうち、最上層のみ樹脂層であってもよい。このように、絶縁体層１７の少なくとも一部が樹脂膜による層である場合は、上記線膨張係数の大小関係にかかわらず、絶縁体層１７の柔軟性によって上記応力が吸収される。また、接合層１９内における金属層１８と絶縁体層１７との間に生じる応力についても絶縁体層１７で緩和することができる。
なお、第２基材２０はこの第２基材２０に形成されている回路素子２１の発熱・停止により膨張・収縮するが、この膨張・収縮は、回路素子２１から離れた第１基材１０の膨張・収縮に比べて激しい。この傾向は、第１基材１０、第２基材２０及び接合層１９の線膨張係数が上記関係でなくても同じである。本実施形態によれば、接合層１９が存在することにより、第２基材２０と第１基材１０との界面での応力が緩和される。
図１５（Ａ）、図１５（Ｂ）は、半導体装置１６０の実装構造を示す断面図である。図１５（Ａ）は、実装基板９０に対して半導体装置１６０を実装する前段階での断面図であり、図１５（Ｂ）は、実装基板９０に半導体装置１６０を実装した後の断面図である。
実装基板９０には実装基板側電極９１，９２が形成されている。半導体装置１６０は、そのはんだ層１４，２４を実装基板側電極９１，９２に位置合わせし、加熱加圧することによって、図１５（Ｂ）に示すように、半導体装置１６０のはんだ層１４，２４が実装基板側電極９１，９２に接続される。
このように、第２基材側電極２２に形成されている導体ピラーバンプＰＢは、第２基材２０に形成されている回路素子２１を実装基板の回路に接続する端子として作用する。また、この第２基材側電極２２に形成されている導体ピラーバンプＰＢは、第２基材２０に形成されている回路素子２１が発する熱を実装基板へ放熱する放熱用のバンプとしても作用する。
接合層１９内の金属層１８は接合層１９の熱伝導性を高める。したがって、第２基材２０に形成されている回路素子２１が発する熱は接合層１９を介して第１基材１０へも放熱される。また、接合層１９内の金属層１８は接合層１９の面方向（横方向）への熱伝導性を高めるので、回路素子２１が発する熱は、第１基材側電極１２の近傍の金属層１８を経由し、第１基材側電極１２に形成されている導体ピラーバンプＰＢを介して実装基板９０へも放熱される。また、回路素子２１が発する熱は、第１基材側電極１２の近傍の金属層１８を経由して第１基材１０へも放熱される。
なお、図１４に示した断面では、金属層１８は独立した存在であるが、第１基材側電極１２に繋がっていてもよい。また、第１基材１０に形成されている回路に接続されていてもよい。
《第７の実施形態》
第７の実施形態では、第１基材１０と第２基材２０とを接合する接合層の構造に特徴を有する半導体装置について示す。
図１６は第７の実施形態に係る半導体装置１７０の断面図である。この半導体装置１７０は、第１基材１０と、この第１基材１０上に配置された第２基材２０とを備える。第６の実施形態で図１４に示した例とは接合層１９の構成が異なる。その他の構成は第６の実施形態で示したとおりである。
接合層１９は絶縁体層１７と金属層１８とを含む複合材料の層である。絶縁体層１７は例えばＳｉＯ２膜、ＳｉＮ膜等のＳｉ化合物の層、またはポリイミド（PI）膜等の樹脂の層である。金属層１８は例えばＣｕ膜又はＡｌ膜である。接合層１９は５層構造である。図１４に示した例と同様に、金属層１８のパターンは、第２基材２０の近傍と、第１基材側電極１２の近傍にそれぞれ形成されている。
接合層１９は次の工程で形成される。
（１）第１基材１０の表面に、第１層としての絶縁体層１７を形成する。
（２）その絶縁体層１７の表面に第２層としての金属層１８Ａを形成する。
（３）この金属層１８の表面に第３層としての絶縁体層１７を形成する。
（４）この絶縁体層１７の所定位置（下層の金属層１８Ａの形成位置）に開口を形成する。
（５）絶縁体層１７上に金属層１８Ｃを形成するとともに、上記開口内に金属層１８Ｂを形成する。
（６）最上層としての絶縁体層１７を形成する。
本実施形態によれば、金属層１８が多層構造であるので、接合層１９の厚みを厚くても、接合層１９の熱抵抗を低く保てる。そのため、回路素子２１の放熱性が高い。また、接合層１９の熱容量が大きくなるので、回路素子２１の急激な発熱があっても、その温度上昇抑制効果が高い。
なお、第６の実施形態で述べたと同様に、金属層１８は第１基材側電極１２に繋がっていてもよい。また、金属層１８は第１基材１０に形成されている回路に接続されていてもよい。
実施形態毎の構成及び作用効果については以上に示したとおりであるが、実施形態で開示した態様を列挙すると、次のとおりである。
本開示の一つの態様としての半導体装置は、表面に回路素子２１及び当該回路素子に接続される電極を有する基板１と、この基板１上に設けられ、電極又は回路素子２１に接続された外部接続用の導体ピラーバンプＰＢと、を備え、基板１は、第１基材１０と、この第１基材１０上に配置され、第１基材１０とは材料が異なる第２基材２０とを含み、回路素子２１及び電極は第２基材２０に形成され、第１基材１０は第２基材２０に比べて熱伝導率が高い。
上記構成により、導体ピラーバンプＰＢ及び第１基材１０を介して放熱される。つまり両面からの放熱経路が形成されることで、高い放熱性が得られる。また、熱伝導率の高低の制限を受けない第２基材２０に形成された半導体領域に回路素子が設けられるので、第２基材２０の物性を有効に利用した回路が構成され、かつ第１基材１０による高い放熱性が維持される。
本開示の一つの態様としての半導体装置は、第１基材１０は単体半導体の基材であり、第２基材２０は化合物半導体の基材である。このように、第１基材１０が単体半導体の基材であることにより、第１基材１０を介する放熱によって、全体的に高い放熱性が得られる。また、第２基材２０が化合物半導体の基材であることにより、その電気絶縁性を高められ、高周波特性に優れた回路を設けることができる。
本開示の一つの態様としての半導体装置は、第２基材２０は第１基材１０より薄い。このことにより、第１基材１０による高い放熱効果が得られる。
本開示の一つの態様としての半導体装置は、回路素子２１は動作時に発熱する発熱体であり、導体ピラーバンプＰＢは、発熱体である回路素子２１の直近に設けられている。この構成により、導体ピラーバンプＰＢによって短い熱伝導経路が構成され、回路素子２１に生じる熱が導体ピラーバンプＰＢを介して効果的に放熱される。
本開示の一つの態様としての半導体装置は、第２基材２０は第１基材１０の外縁からはみ出さない。この構成により、第１基材１０と第２基材２０とを含む基板の熱抵抗がより低くなり、第１基材１０からの高い放熱効果が得られる。
本開示の一つの態様としての半導体装置は、第１基材１０と第２基材２０との間に、第１基材１０と第２基材２０とを接合する接合層１１を備え、この接合層１１は第２基材２０に比べて熱伝導率が高い金属である。この構成により、第２基材２０から第１基材１０への熱伝導性が確保され、第１基材１０による放熱（排熱）性が維持される。また、第１基材１０から接合層１１を介する放熱性が確保される。つまり、第１基材１０からの放熱性は接合層１１で阻害されない。
本開示の一つの態様としての半導体装置は、接合層１１は金属であり、かつ第２基材２０に比べて弾性率が低い。この構成により、第１基材１０と第２基材２０の線膨張係数の違いにより生じる熱応力が緩和される。
本開示の一つの態様としての半導体装置は、接合層１１が金属であり、接合層１１と第１基材１０との間に、この接合層１１と第１基材１０との合金化層が形成される。この構成により、第１基材１０と第２基材２０との高い密着性及び高い熱伝導性が得られる。
本開示の一つの態様としての半導体装置は、第１基材１０と第２基材２０との間に接合層１１を備え、この接合層１１は第２基材２０に比べて誘電率が低い誘電体である。この構成により、第１基材１０による高周波損失が抑制され、高周波特性に優れた回路を設けることができる。
本開示の一つの態様としての半導体装置は、接合層１１が誘電体であり、かつ第２基材２０に比べて弾性率が低い。この構成により、第１基材１０と第２基材２０の線膨張係数の違いにより生じる熱応力が緩和される。
本開示の一つの態様としての半導体装置は、第１基材１０と第２基材２０との間に接合層１１を備え、この接合層１１は第１基材１０に比較して電気抵抗率が高い絶縁体である。このことにより、第１基材１０と第２基材２０との間の電気絶縁性が高まり、第１基材１０による高周波損失が抑制され、高周波特性に優れた回路を設けることができる。
本開示の一つの態様としての半導体装置は、接合層１１が第１基材１０に比べて熱伝導率が高い。このことにより、接合層１１と第１基材１０とにより構成される部分の実効上の熱抵抗が低くなり、高い放熱性が得られる。
本開示の一つの態様としての半導体装置は、第１基材１０と第２基材２０との間に接合層１９を備え、この接合層１９は、絶縁体層１７と金属層１８とを含む複合材料の層である。このことにより、第１基材１０と第２基材２０との線膨張係数の違いにより生じる、第１基材１０と第２基材２０との間の応力を緩和することができる。また、第２基材２０に形成されている回路素子２１の発熱・停止により、第２基材２０の膨張・収縮が第１基材１０に比べて激しいが、そのことによって生じる、第２基材２０と第１基材１０との界面での応力が緩和される。
本開示の一つの態様としての半導体装置は、第１基材１０がＳｉ基材であり、接合層１９内の絶縁体層１７がＳｉ化合物の層である。このことにより、第１基材１０に対する絶縁体層１７の形成が容易となり、かつ第１基材１０と絶縁体層１７との接合強度を高めることができる。
本開示の一つの態様としての半導体装置は、絶縁体層１７の少なくとも一部が樹脂である。このことにより、接合層１９内における金属層１８と絶縁体層１７との間に生じる応力を絶縁体層１７で緩和することができる。
本開示の一つの態様としての半導体装置は、第１基材１０の、第２基材２０に重ならない位置の表面に第１基材側電極１２が形成され、導体ピラーバンプＰＢは第１基材側電極１２に接続される。この構成により、第１基材側電極１２に接続された導体ピラーバンプＰＢからの放熱効果が得られる。また、この導体ピラーバンプＰＢを介して、実装先である回路基板への熱伝導効率が高まり、回路基板での放熱性も高まる。
本開示の一つの態様としての半導体装置の製造方法は、表面に回路素子２１及びこの回路素子２１に接続される電極を有する基板１と、この基板１上に設けられ、電極又は回路素子２１に接して電気的に接続された外部接続用の導体ピラーバンプＰＢと、を備え、基板１は、第１基材１０と、この第１基材１０上に配置された第２基材２０とを含み、回路素子２１及び電極が第２基材２０に形成された、半導体装置の製造方法であって、表面に回路素子２１及び電極を有する半導体薄膜を、剥離層２９を介して化合物半導体の母基板２００に形成する工程と、剥離層２９をエッチングにより除去して半導体薄膜を化合物半導体基材の母基板２００から剥離する工程と、第１基材１０を構成する単体半導体基材である第１基材１０上の所定位置に、第２基材２０を構成する半導体薄膜を接合する工程と、第２基材２０上に設けられ、電極又は回路素子２１に接続される外部接続用の導体ピラーバンプＰＢを形成する工程と、を有する。
上記製造方法によれば、小型でありながら高出力の、又は高出力でありながら小サイズの半導体装置が得られる。
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形及び変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
ＰＢ…導体ピラーバンプ
１…基板
１０…第１基材
１１…接合層
１２…第１基材側電極
１５…平坦化樹脂層
１６…絶縁体層
２０…第２基材
２０Ｄ…エピタキシャル層
２０Ｎ…半導体基材
２１…回路素子
２２…第２基材側電極
１３，２３…導体ピラー
１４，２４…はんだ層
２９…剥離層
３０…ＧａＡｓ基板
３２，４２…電極
３３，４３…導体ピラー
３４，４４…はんだ層
５１Ａ，５１Ｂ…ヘテロ接合バイポーラトランジスタ
５２…スパイラルインダクタ
５３…ＭＩＭＣ
８５…レジスト膜
９０…実装基板
９１，９２…実装基板側電極
１１０，１１１，１２０，１３０Ａ，１３０Ｂ，１３１，１４０，１６０，１７０…半導体装置
２００…母基板

Claims (13)

  1. 表面に回路素子及び当該回路素子に接続される電極を有する基板と、
    前記基板上に設けられ、前記回路素子又は前記電極に接続された外部接続用の導体突起部と、
    を備え、
    前記基板は、第１基材と、当該第１基材上に配置され、前記第１基材とは材料が異なる第２基材とを含み、
    前記回路素子及び前記電極は前記第２基材に形成され、
    前記第１基材と前記第２基材との間に、前記第１基材と前記第２基材とを接合する接合層を備え、
    前記第１基材は前記第２基材に比べて熱伝導率が高く、
    前記接合層は前記第２基材に比べて熱伝導率が高く、
    前記接合層は前記第１基材に比較して電気抵抗率が高い絶縁体である、
    半導体装置。
  2. 表面に回路素子及び当該回路素子に接続される電極を有する基板と、
    前記基板上に設けられ、前記回路素子又は前記電極に接続された外部接続用の導体突起部と、
    を備え、
    前記基板は、第１基材と、当該第１基材上に配置され、前記第１基材とは材料が異なる第２基材とを含み、
    前記回路素子及び前記電極は前記第２基材に形成され、
    前記第１基材と前記第２基材との間に、前記第１基材と前記第２基材とを接合する接合層を備え、
    前記第１基材は前記第２基材に比べて熱伝導率が高く、
    前記接合層は前記第２基材に比べて熱伝導率が高く、
    前記接合層は、絶縁体層と金属層とを含む複合材料の層である、
    半導体装置。
  3. 前記第１基材は単体半導体の基材であり、
    前記第２基材は化合物半導体の基材である、
    請求項１または請求項２に記載の半導体装置。
  4. 前記第２基材は前記第１基材より薄い、
    請求項１乃至請求項３のいずれかに記載の半導体装置。
  5. 前記回路素子は動作時に発熱する発熱体であり、前記導体突起部は前記発熱体である前記回路素子の直近に設けられている、
    請求項１乃至請求項４のいずれかに記載の半導体装置。
  6. 前記第２基材は前記第１基材の外縁からはみ出さない、
    請求項１乃至請求項５のいずれかに記載の半導体装置。
  7. 前記接合層は、前記第１基材に比べて熱伝導率が高い、
    請求項１に記載の半導体装置。
  8. 前記第１基材はＳｉ基材であり、
    前記絶縁体層はＳｉ化合物の層である、
    請求項２に記載の半導体装置。
  9. 前記絶縁体層の少なくとも一部は樹脂である、
    請求項２に記載の半導体装置。
  10. 前記第１基材の、前記第２基材に重ならない位置の表面に第１基材側電極が形成され、
    前記導体突起部は前記第１基材側電極に接続された、
    請求項１乃至請求項９のいずれかに記載の半導体装置。
  11. 前記導体突起部は、導体ピラー上にはんだ層が形成された導体ピラーである、
    請求項１乃至請求項１０のいずれかに記載の半導体装置。
  12. 表面に回路素子及び当該回路素子に接続される電極を有する基板と、当該基板上に設けられ、前記回路素子又は前記電極に接して電気的に接続された外部接続用の導体突起部と、を備え、前記基板は、第１基材と、当該第１基材上に配置された第２基材とを含み、前記回路素子及び前記電極が前記第２基材に形成された、半導体装置の製造方法であって、
    表面に前記回路素子及び前記電極を有する半導体薄膜を、剥離層を介して化合物半導体基材に形成する工程と、
    前記剥離層をエッチングにより除去して前記半導体薄膜を前記化合物半導体基材から剥離する工程と、
    前記第２基材に比べて熱伝導率が高い前記第１基材を構成する単体半導体基材上の所定位置に、前記第２基材に比べて熱伝導率が高く、前記第１基材に比較して電気抵抗率が高い絶縁体である接合層を用いて、前記第２基材を構成する前記半導体薄膜を接合する工程と、
    前記第２基材上に設けられ、前記回路素子又は前記電極に接続される外部接続用の導体突起部を形成する工程と、
    を有する半導体装置の製造方法。
  13. 表面に回路素子及び当該回路素子に接続される電極を有する基板と、当該基板上に設けられ、前記回路素子又は前記電極に接して電気的に接続された外部接続用の導体突起部と、を備え、前記基板は、第１基材と、当該第１基材上に配置された第２基材とを含み、前記回路素子及び前記電極が前記第２基材に形成された、半導体装置の製造方法であって、
    表面に前記回路素子及び前記電極を有する半導体薄膜を、剥離層を介して化合物半導体基材に形成する工程と、
    前記剥離層をエッチングにより除去して前記半導体薄膜を前記化合物半導体基材から剥離する工程と、
    前記第２基材に比べて熱伝導率が高い前記第１基材を構成する単体半導体基材上の所定位置に、前記第２基材に比べて熱伝導率が高く、絶縁体層と金属層とを含む複合材料の層である接合層を用いて、前記第２基材を構成する前記半導体薄膜を接合する工程と、
    前記第２基材上に設けられ、前記回路素子又は前記電極に接続される外部接続用の導体突起部を形成する工程と、
    を有する半導体装置の製造方法。
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