KR20040057000A - 이종접합 바이폴라 트랜지스터의 제조방법, 그에 의해제조된 이종접합 바이폴라 트랜지스터 - Google Patents
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Abstract
본 발명은 기판위에 복수의 층을 가진 이종접합 바이폴라 트랜지스터(HBT : heterojunction bipolar transistor) 제조용 웨이퍼를 식각하여 위로부터 에미터, 베이스 및 콜렉터를 갖는 HBT를 제조하는 방법에 있어서, HBT 제조용 웨이퍼는 에미터 층 및 베이스층 사이에 에미터 층과는 다른 재질의 제1식각 정지층을 가지며, 콜렉터 층 및 서브 콜렉터층 사이에 콜렉터 층과는 다른 재질의 제2식각 정지층을 가지고, 콜렉터 층과 제1식각 정지층에 대하여 선택적 식각 능력을 가진 식각 용액을 사용하여 콜렉터층을 식각함으로써 베이스 금속 전극 하부에 언더컷(undercut)을 형성시키고, 그 후 제1식각정지층을 식각하는 단계를 포함함을 특징으로 하는 HBT의 제조 방법, 그 방법에 제조된 HBT 및 상기 HBT의 제조에 사용될 수 있는 다층 웨이퍼에 관한 것이다. 본 발명에 따른 HBT는 제 2식각정지층을 이용하여 충분한 언더컷 확보로 인한 에미터 전극에 자기정렬된 베이스 금속 상에 콜렉터 금속 증착시 콜렉터 금속의 증착으로 인한 베이스 금속층의 두꺼워짐 및 에미터-베이스간의 거리 감소로 인하여 베이스 저항을 감소시키고, 제 1 식각정지층을 이용하여콜렉터 금속전극을 베이스 금속전극에 자기정렬시키므로써 베이스와 콜렉터간의 접합면적을 감소시켜 베이스-콜렉터의 기생 캐패시턴스를 감소시킬 수 있으며, 이로 인하여 고주파 특성을 향상시킬 수 있다.
Description
본 발명은 이종접합 바이폴라 트랜지스터, 그의 제조방법에 관한 것으로, 특히 에미터-베이스, 베이스-콜렉터간의 이중 자기정렬을 이용하여 베이스 전극용 금속층을 두껍게 하여 베이스 저항과 베이스-콜렉터 기생 캐패시턴스를 감소시켜 고주파 특성을 향상시킨 이종접합 바이폴라 트랜지스터, 그의 제조방법에 관한 것이다.
이종접합 바이폴라 트랜지스터는 고속특성을 요구하는 마이크로파 및 밀리미터파 대역의 핵심소자로서, 이러한 HBT는 베이스보다 에너지 대역폭이 큰 반도체를 에미터로 사용함으로써 베이스에서 에미터로의 전하 캐리어의 주입을 크게 줄여 전류이득을 크게 향상시킨 소자이다. 또한 HBT는 베이스에 불순물 도핑(doping)을 많이 하여도 높은 전류이득을 유지할 수 있어 베이스 직렬저항이 감소하므로 고속의 동작특성을 갖는다. 고속의 HBT를 제조하기 위해서는 베이스 저항과 베이스-콜렉터 간의 기생 캐패시턴스를 감소시켜야 한다. 상기 베이스 저항을 감소시키기 위해서는 베이스 층의 두께 및 농도의 변화, 그리고 베이스 금속을 에미터 금속에 자기정렬시키는 방법으로 증착하여 최대한 에미터에 가깝게 형성한다. 또한 베이스-콜렉터 간의 기생 캐패시턴스를 감소시키기 위해서는 서브콜렉터층 상에 콜렉터 전극을 자기정렬 방법으로 형성하여 베이스-콜렉터간의 접합면적을 감소시킴으로써 베이스-콜렉터간의 기생 캐패시턴스를 감소시킬 수 있다.
도 1은 종래의 일반적인 InP/InGaAs 이종접합 바이폴라 트랜지스터 제조용 웨이퍼의 단면 구성을 나타낸 도면이고, 도 2는 종래기술의 이종접합 바이폴라 트랜지스터의 일예의 단면을 나타낸 도면이다. 도 1을 참조하면, 종래의 일반적인 HBT 제조용 웨이퍼는 반절연 InP 기판 위에 서브콜렉터층, 콜렉터층, 베이스층, 에미터층, 에미터 그레이드층 및 에미터 캡층을 차례로 포함하여 이루어져 있으며, 식각 정지층이 전혀 포함되어 있지 않음을 알 수 있다. 도2를 참조하면 도 1에 나타낸 것과 같은 구조를 갖는 웨이퍼에 먼저 에미터 전극(8)용 금속을 증착하고, 이러한 에미터 금속(8)을 마스크로 사용하여 에미터 캡층(7), 에미터 층(5)을 차례로 선택적으로 식각을 수행한다. 이때 InGaAs와 InP를 선택적으로 식각하는 습식식각 용액을 사용하여 에미터 금속(8) 하부에 언더컷(undercut)을 형성한다. 다음으로 베이스 금속전극(9)용 금속 층을 증착한 후 리프트 오프(lift off)하여 베이스 전극(9)용 금속 층이 에미터 전극(8)에 자기정렬되도록 한다. 이후 에미터와 베이스 영역에 포토레지스트를 도포하여 마스크로 사용하고, 베이스층(4), 콜렉터 층(3)을 차례로 식각한 후 서브콜렉터층(2) 위에 콜렉터 전극 영역을 확보한 후 콜렉터 전극(10)용 금속을 증착하고 리프트 오프를 실행하여 콜렉터 전극(10)을 형성한다. 이러한 종래기술은 베이스 금속을 에미터에 자기정렬 시킴으로써 최대한 에미터와 베이스의 간격을 가깝게 하여 베이스 저항을 감소시킬 수 있으나 콜렉터 전극의 형성시 이러한 종래기술의 HBT 제조공정은 다음과 같은 몇가지 문제점을 갖는다. 먼저, 에미터와 베이스 영역을 포토레지스트로 도포한 후 습식 또는 건식 식각에 의한 InGaAs 콜렉터 층의 식각시 InGaAs 콜렉터 층의 방향성 식각 또는 InGaAs 콜렉터 층의 두께가 두꺼울 경우 등방성 식각에 의한 베이스 층의 과도 식각에 의하여 베이스 전극의 리프팅 현상이 발생할 수 있다. 또한 측면방향으로의 식각에 의한 웨이퍼 내의 식각 불균일성을 일으킬 수 있는 문제점을 발생시킨다. 또한 베이스-콜렉터간의 접합면적에 있어서 베이스-콜렉터 접합 측면 부분에 의한 접합면적의증가로 인해 베이스-콜렉터 기생캐패시턴스를 증가시키는 역할을 하여 결과적으로 HBT의 속도를 감소시키는 문제점을 갖는다.
본 발명의 첫번째 목적은 제 2식각정지층을 이용한 자기정렬 방법에 의해 에미터와 베이스간의 거리를 감소시킴으로써 베이스 저항이 감소되고, 제 1 식각정지층을 이용하여 콜렉터 금속전극을 베이스 금속전극에 자기정렬시킬 수 있으며, 콜렉터 금속을 베이스 금속전극에 증착시킴으로써 베이스 저항이 감소되고 베이스-콜렉터간의 접합면적 감소 및 이로 인한 베이스-콜렉터 기생 캐패시턴스를 감소시킬 수 있으며, 이에 따라 속도가 향상된HBT 소자를 제공할 수 있으며 자기정렬 공정을 신뢰성 있게 구현할 수 있는 HBT 소자의 제조방법을 제공하는 것이다.
본 발명의 두번째 목적은 상기 본 발명의 첫번째 목적에 따라 제조된, 향상된 속도를 갖는 새로운 HBT 소자를 제공하는 것이다.
도 1은 종래 기술의 일반적인 InP/InGaAs 이종접합 바이폴라 트랜지스터 제조용 웨이퍼의 단면 구성을 나타낸 도면이다.
도 2는 종래기술의 이종접합 바이폴라 트랜지스터의 구성에 관한 일예를 나타내는 도면이다.
도 3은 본 발명의 InP/InGaAs 이종접합 바이폴라 트랜지스터 제조용 웨이퍼의 도 10상의 A-A' 방향의 단면 구성을 나타낸 도면이다.
도 4는 상기 도3의 웨이퍼에 에미터 전극용 금속층을 증착시킨 후의 도 10상의 A-A' 방향의 수직 단면을 나타낸 도면이다.
도 5는 도4의 상태에서 제2 식각정지층을 이용하여 에미터 층을 식각하여 언더컷을 형성한 후의 도 10상의 A-A' 방향의 수직 단면을 나타낸 도면이다.
도6은 포토레지스트 패턴을 형성하여 베이스 전극용 금속층을 증착시킨 후의 도 10상의 A-A' 방향의 수직 단면을 나타낸 도면이다.
도 7은 에미터 영역에 포토레지스트 패턴을 형성한 후의 도 10상의 A-A' 방향의 수직 단면을 보여주는 도면이다.
도 8은 베이스 금속전극을 마스크로 사용하고, 제 1 식각정지층을 이용하여 베이스층 및 콜렉터층을 식각한 후의 도 10상의 A-A' 방향의 수직 단면을 나타낸 도면이다.
도 9는 본 발명에 따라 에미터, 베이스 및 콜렉터 전극용 금속을 형성시킨 이종접합 바이폴라 트랜지스터의 도 10상의 A-A' 방향의 단면을 나타낸 도면이다.
도 10은 활성영역 및 활성영역과 패드영역간의 금속연결 배선을 형성한 상태의 이종접합 바이폴라 트랜지스터의 평면을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명>
1 : 기판 2 : 서브콜렉터층
2a : 제 1 식각정지층 3 : 콜렉터층
4 : 베이스층 4a : 제 2식각정지층
5 : 에미터층 6 : 에미터 그레이드층
7 : 에미터 캡층 8 : 에미터 전극용 금속층
9 : 베이스 전극용 금속층 10 : 콜렉터 전극용 금속층
11 : 포토레지스트층 12 : 소자 격리층
13 : 절연막 비아 식각층 14 : 배선연결 금속층
상기 과제를 이루기 위해, 본 발명에 의한 이종접합 바이폴라 트랜지스터의 제조방법은 기판 위에 서브 콜렉터층, 제1 식각정지층, 콜렉터층, 베이스층 및 에미터층을 순차적으로 적층하는 단계, 에미터층 상부에 에미터 전극을 형성하는 단계, 에미터 전극을 마스크로 하여 에미터층을 식각하고, 베이스층을 노출시키는 단계, 베이스층 상부에 베이스 전극을 형성하는 단계, 베이스 전극을 마스크로 하고, 제1 식각정지층을 이용하여 베이스층 및 콜렉터층을 식각함으로써 베이스 전극 하부에 언터컷을 형성하는 단계, 제1 식각정지층을 식각하여 서브 콜렉터층을 노출시키는 단계 및 서브 콜렉터층 상부에 베이스 전극과 자기정렬되는 콜렉터 전극을 형성하는 단계를 포함하는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 본 발명에 의한 이종접합 바이폴라 트랜지스터는, 기판 위에 적층된 서브 콜렉터층, 서브 콜렉터층의 중앙영역 일부 위에 적층된 제1 식각정지층, 콜렉터층 및 베이스층, 서브 콜렉터층의 가장자리 영역 일부 위에 적층된 콜렉터 전극, 베이스층의 중앙영역 일부 위에 적층된 제2 식각정지층 및 에미터층, 베이스층의 가장자리 영역 일부 위에 적층되며 콜렉터 전극과 자기정렬된 베이스 전극, 에미터층 위에 적층되며 베이스 전극과 자기정렬된 에미터 전극을 포함하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
본 발명의 첫번째 목적인 HBT 소자의 제조방법은 반절연 InP 기판 위에 서브콜렉터층, 제 1 식각정지층, 콜렉터층, 베이스층, 제 2식각정지층, 에미터층, 에미터 그레이드층 및 에미터 캡층을 차례로 포함하여 이루어진 InP/InGaAs웨이퍼의 상기 에미터 캡층 위에 상기 에미터 금속전극을 소정의 형상으로 에미터 금속전극을 형성하는 단계, 상기 에미터 금속전극을 마스크로 하여 선택적 습식 식각 용액을 사용하여 상기 에미터 캡층, 에미터 그레이드 층 및 에미터 층을 충분한 언더컷을 확보하도록 제2식각정지층을 이용하여 순차적으로 선택적으로 식각하는 단계
선택적 습식 식각 용액을 사용하여 제2식각정지층을 식각하여 상기 베이스 층을 노출시키는 단계, 포토레지스트로 베이스 금속전극을 소정의 형상으로 패터닝하고 베이스 금속을 기판 전면에 증착하여 상기 베이스 층에 베이스 전극과 상기 에미터 전극 위에 베이스 금속층을 동시에 형성하는 단계, 상기 베이스 전극이 형성된 후, 포토레지스트를 도포하여 에미터 영역만을 패터닝한 후, 상기 베이스 금속전극을 마스크로 이용하고 선택적 습식 식각 용액을 사용하여 충분한 언더컷을 확보하도록 상기 베이스층 및 콜렉터층을 제2식각정지층을 이용하여 순차적으로 선택적으로 습식 식각하는 단계, 선택적 습식 식각 용액을 사용하여 제1식각정지층을 식각하여 서브콜렉터층을 노출시키는 단계, 상기 서브콜렉층 상에 소정의 형상으로 콜렉터 금속전극을 형성하는 단계, 상기 서브콜렉터층과 기판의 일부를 식각하여 소자를 격리하는 단계 및 패드와 배선이 연결되도록 소정의 형상으로 금속배선을 형성하는 단계를 포함한다.
본 발명의 두번째 목적인 향상된 속도를 갖는 새로운 HBT 소자는 상기와 같은 제조 방법에 의해 제공되며, 상기 HBT 소자는 베이스 저항 및 베이스-콜렉터 기생캐패시턴스가 감소됨을 그 특징으로 한다. 새로운 구조의 HBT 소자 제조용 웨이퍼는 반절연 InP 기판 위에 서브콜렉터층, 제 1 식각정지층, 콜렉터층, 베이스층, 제 2식각정지층, 에미터층, 에미터 그레이드층 및 에미터 캡층을 포함하여 이루어지며, 제 2식각정지층 및 제 1 식각정지층을 특징적으로 포함한다.
먼저, 도 3은 본 발명의 목적에 따라 제공되는 HBT 소자 제조용InP/InGaAs 웨이퍼의 단면 구조를 보여주고 있다. 도 3에서 보면, 본 발명의 HBT 소자 제조용InP/InGaAs 웨이퍼는 반절연 InP 기판(1) 위에 서브콜렉터층(2), 제 1 식각정지층(2a), 콜렉터층(3), 베이스층(4), 제 2식각정지층(4a), 에미터층(5), 에미터 그레이드층(6) 및 에미터 캡층(7)을 차례로 포함하고 있다.
서브콜렉터층(2)은 n+ InGaAs 층이며, In, Ga 및 As에 Si을 도핑(doping)한 것이다. 제 1 식각정지층(2a)은 n- InP층이며, In 및 P에 Si을 도핑한 것이다. 콜렉터층(3)은 n- InGaAs 층이며, In, Ga 및 As에 Si을 도핑한 것이다. 베이스층(4)은 p+ InGaAs 층이며, In, Ga 및 As에 Si을 도핑한 것이다. 제 2식각정지층(4a)은 n-InGaAs 층이며, In, Ga 및 As에 Si을 도핑한 것이다. 에미터층(5)은 n InP 층이며, In 및 P에 Si을 도핑한 것이다. 에미터 그레이드 층(6)은 n+ InP 층이며, In 및 P에 Si을 도핑한 것이다. 에미터 캡층(7)은 n+ InGaAs 층이며, In, Ga 및 As에 Si을 도핑한 것이다.
표 1에 본 발명의 바람직한 실시예에 따른 HBT 소자 제조용InP/InGaAs 웨이퍼의 각 층별 구성에 대한 일예를 나타내었다.
| 프로파일 | 몰% | 두께Å | 도펀트 | 농도 | 단위 |
| n-InGaAs | 53.2 | 1000 | Si | 2.0e19 | cm3 |
| n-InP | 500 | Si | 5.0e18 | cm3 | |
| n-InP | 1500 | Si | 5.0e17 | cm3 | |
| i-InGaAs | 53.2 | 50 | None | ||
| p-InGaAs | 53.2 | 500 | C | 4.0e19 | cm3 |
| n-InGaAs | 53.2 | 5000 | Si | 5.0e16 | cm3 |
| n-InP | 100 | Si | 5.0e16 | cm3 | |
| n-InGaAs | 53.2 | 5000 | Si | 2.0e19 | cm3 |
| 기판 | Fe |
도 4내지 도 9는 본 발명에 따른 HBT소자의 제조 방법을 설명하기 위하여 나타낸 것들로써, 이들 도면들을 이용하여 본 발명의 첫번째 목적인 새로운 HBT 소자의 제조 방법을 설명한다.
먼저 도 4와 같이 HBT 소자 제조용 웨이퍼의 최상층인 에미터 캡층(7) 위에 통상의 세정 작업을 수행한 후 에미터 금속층(8)을 증착한 후, 도 5와 같이 상기 에미터 금속층(8)을 마스크로 사용하여 인산계열의 선택적 습식식각 용액으로 InGaAs 에미터 캡층(7)을 식각한 후, 이어서 인산과 염산이 혼합된 선택적 식각용액으로 InP 에미터 층(5) 및 에미터 그레이드층(6)을 식각한다. 이때 하부에 있는 제 2식각정지층(4a)을 이용하여 충분한 습식식각을 수행하여 에미터 금속전극층(8) 하부에 충분한 언더컷(undercut)을 확보한 후 인산계열 용액으로 제 2식각정지층(4a)을 습식 식각하여 베이스 층(4)이 노출되게 한다.
상기 단계에서, 에미터 전극(8)은 예를 들어, Ti/Pt/Au가 300A/300A/1000A의 두께로 증착되어 사용될 수 있다. 그러나, 이들 전극용 금속은 필요에 따라 그 구성 및 증착 두께가 변경될 수 있음은 당연하다.
에미터 캡층(7) 식각용 인산 계열 식각 용액은 대표적으로 H3PO4 : H2O2 : H2O = 1 : 1 : 10 용액이 사용될 수 있으나, 이들에 한정되는 것은 아니고, InP층에 대해 InGaAs 층을 선택적으로 식각하는 통상의 식각 용액들을 사용할 수 있다. 이들 인산 계열 식각 용액은 제 2식각정지층(4a), 베이스층(4), 콜렉터층(3) 및 서브콜렉터층(2)의 식각 및 소자를 격리하기 위한 습식 식각에도 사용될 수 있다.
에미터 층(5) 식각용 인산 및 염산 혼합 식각 용액으로는 대표적으로 H3PO4 : HCl = 85 : 15 용액이 사용될 수 있으나, 이에 한정되는 것은 아니고, 필요에 따라 그 혼합 비율을 달리하여 사용할 수 있다. 이들 용액은 에미터 그레이드층(6) 및 제 1 식각정지층(2a)의 식각에도 사용될 수 있다.
그 후, 도 6을 참조하면, 포토레지스트로 소정의 베이스 금속전극(9) 영역을 패터닝하고 기판 전면에 베이스 전극(9)용 금속을 증착한 후 리프트 오프하여 베이스 전극(9)이 에미터 전극(8)에 자기정렬되도록 한다. 베이스 전극(9)은 상기한 에미터 전극(8)과 동일한 재료로 동일한 두께로 증착될 수 있다. 이때 에미터 전극(8)과 베이스 전극(9)의 단락성 연결을 방지하기 위하여 베이스 전극(9)의 두께는 에미터층(5) 및 에미터 캡층(7)의 두께의 합보다 얇아야 한다.
다음으로, 도 7과 같이 에미터 영역만을 포토레지스트(11)로 패터닝한 후 도 8과 같이 베이스 전극(9)을 마스크로 사용하여 인산계열의 선택적 습식 식각 용액으로 상기 InGaAs 베이스층(4) 및 InGaAs 콜렉터층(3)을 식각한다. 이때 하부에 있는 제 1 식각정지층(2a)을 이용하여 충분한 습식식각을 수행하여 베이스 금속전극(9) 하부에 충분한 언더컷을 확보한 후 인산과 염산이 혼합된 선택적 식각용액으로 제 1 식각정지층(2a)을 습식 식각하여 상기의 서브콜렉터층(2)이 노출되게 한다.
다음으로 도 9를 참조하면, 소정의 콜렉터 전극(10) 영역을 포토레지스트로 패터닝하여 기판 전면에 콜렉터 전극(10)용 금속을 증착한 후 리프트 오프하여 콜렉터 전극(10)이 베이스 전극(9)에 자기정렬되도록 한다. 이 때, 콜렉터 전극(10)은 상기한 베이스 전극(9) 및 에미터 전극(8)과 동일한 재료로 동일한 두께로 증착될 수 있다.
한편, 콜렉터 전극(10)용 금속을 증착하기에 앞서 소자의 접촉저항 특성을 향상시키기 위해 서브콜렉터 층(2)의 일부를 인산계열 식각 용액을 이용하여 약간 식각하는 것이 바람직하다.
마지막으로, 도 10을 참조하면, 상기 서브콜렉터 층(2)을 BCl3 가스를 이용하여 건식 식각하고 인산계열의 습식 식각 용액으로 습식 식각하여 소자를 격리시킨 후, SiH4/NH3/He/N2 = 80/6/700/300 sccm 의 가스를 이용하여 PECVD 법으로 실리콘 질화막을 5000A 정도의 두께로 증착한 후 CF4/O2 = 50/10 sccm 의 가스를 이용하여 실리콘 질화막을 비아(Via)홀 식각하고 패드와의 배선연결 금속(14)을 증착한 후 리프트 오프하여 3개의 배선 연결 금속(14)을 각각 에미터 층(5), 베이스 층(4) 및 콜렉터 층(3)과 각각 대응하는 전극들을 통하여 패드와 연결시킴으로써 전면공정을 완료한다. 질화막 증착은 다음의 화학 반응식으로 표현될 수 있다:
또는 3SiH4+ 2N2→ Si3N4+ 6H2
이상에서 설명한 바와 같이, 본 발명의 제조 방법에 따라 제조된 HBT 소자는 콜렉터 금속전극 형성시 베이스-콜렉터 간의 자기정렬 방법에 의해 콜렉터 금속이 베이스 금속전극에도 증착이 되어 두께가 두꺼워짐으로써 인한 베이스 저항의 감소 효과 및 에미터 층의 충분한 언더컷을 이용한 에미터-베이스 자기정렬에 의한 베이스 저항이 감소되는 효과와 베이스-콜렉터 간의 자기정렬에 의해 베이스-콜렉터 간의 접합면적을 감소시킴으로써 베이스-콜렉터 간의 기생 캐패시턴스를 감소시키는 효과를 얻을 수 있어 HBT 소자의 속도를 향상시킬 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
Claims (7)
- (a) 기판 위에 서브 콜렉터층, 제1 식각정지층, 콜렉터층, 베이스층 및 에미터층을 순차적으로 적층하는 단계;(b) 상기 에미터층 상부에 에미터 전극을 형성하는 단계;(c) 상기 에미터 전극을 마스크로 하여 상기 에미터층을 식각하고, 상기 베이스층을 노출시키는 단계;(d) 상기 베이스층 상부에 베이스 전극을 형성하는 단계;(e) 상기 베이스 전극을 마스크로 하고, 상기 제1 식각정지층을 이용하여 상기 베이스층 및 콜렉터층을 식각함으로써 상기 베이스 전극 하부에 언터컷을 형성하는 단계;(f) 상기 제1 식각정지층을 식각하여 상기 서브 콜렉터층을 노출시키는 단계; 및(g)상기 서브 콜렉터층 상부에 상기 베이스 전극과 자기정렬되는 콜렉터 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 제1 항에 있어서, 상기 (c) 단계에 있어서,상기 에미터층과 베이스층 사이에 제2 식각정지층을 더 포함하고,상기 에미터 전극을 마스크로 하고, 상기 제2 식각정지층을 이용하여 상기에미터층을 식각함으로써 상기 에미터 전극 하부에 언터컷을 형성하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 제1 항에 있어서, 상기 (d) 단계는,포토레지스트로 소정의 베이스 전극 영역을 패터닝하는 단계;전체구조 상부에 금속층을 증착하는 단계; 및상기 금속층을 리프트 오프하여 상기 에미터 전극과 자기정렬되는 베이스 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 제1 항에 있어서, 상기 (e) 단계에 있어서,상기 베이스층 및 콜렉터층은 InGaAs로 구성되고, 상기 제1 식각정지층은 InP로 구성될 때, 인산 계열의 선택적 습식 식각 용액을 이용하여 상기 베이스층 및 콜렉터층을 식각함으로써 상기 베이스 전극 하부에 언터컷을 형성하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 제1 항에 있어서, 상기 (g) 단계는,포토레지스트로 소정의 콜렉터 전극 영역을 패터닝하는 단계;전체구조 상부에 금속층을 증착하는 단계; 및상기 금속층을 리프트 오프하여 상기 베이스 전극과 자기정렬되는 콜렉터 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터의 제조방법.
- 기판 위에 적층된 서브 콜렉터층;상기 서브 콜렉터층의 중앙영역 일부 위에 적층된 제1 식각정지층, 콜렉터층 및 베이스층;상기 서브 콜렉터층의 가장자리 영역 일부 위에 적층된 콜렉터 전극;상기 베이스층의 중앙영역 일부 위에 적층된 제2 식각정지층 및 에미터층;상기 베이스층의 가장자리 영역 일부 위에 적층되며 상기 콜렉터 전극과 자기정렬된 베이스 전극;상기 에미터층 위에 적층되며 상기 베이스 전극과 자기정렬된 에미터 전극을 포함하는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터.
- 제6 항에 있어서,상기 베이스층 및 콜렉터층은 InGaAs로 이루어지고, 상기 제1 식각정지층 및 제2 식각정지층은 InP로 이루어지는 것을 특징으로 하는 이종접합 바이폴라 트랜지스터.
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