KR102458018B1 - 다층 베이스 유전체 막을 포함하는 bjt - Google Patents

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Abstract

본 개시의 다양한 실시 예는 바이폴라 접합 트랜지스터(BJT)를 형성하기 위한 방법에 관한 것이다. 유전체 막은 기판 위에 성막되고 하부 유전체 층, 상부 유전체 층, 및 하부 유전체 층과 상부 유전체 층 사이의 중간 유전체 층을 포함한다. 제1 반도체 층이 유전체 막 위에 성막되고, 이어서 유전체 막을 노출시키는 개구를 형성하도록 패터닝된다. 제1 에칭이 개구를 중간 유전체 층으로 연장하기 위해 개구를 통해 상부 유전체 층 내로 수행된다. 또한, 제1 에칭은 중간 유전체 층 상에서 정지하고 제1 반도체 층을 측 방향으로 언더컷한다. 개구를 기판으로 연장하기 위해 추가 에칭이 수행된다. 하부 베이스 구조 및 이미터가 개구 내에 적층되고 개구를 채우며 형성되고, 제1 반도체 층이 패터닝되어 상부 베이스 구조를 형성한다.

Description

다층 베이스 유전체 막을 포함하는 BJT {BIPOLAR JUNCTION TRANSISTOR(BJT) COMPRISING A MULTILAYER BASE DIELECTRIC FILM}
본 출원은 2019년 10월 31일에 출원된 미국 가출원 번호 제62/928,579호의 이익을 주장하며, 그 내용은 그 전문이 여기에 참조로 포함된다.
바이폴라 접합 트랜지스터(bipolar junction transistor, BJT)는 고주파 애플리케이션을 위한 디지털 및 아날로그 집적 회로(integrated circuit, IC) 디바이스에 흔히 사용된다. BJT는 베이스라고 하는 음극 또는 양극 영역을 공유하는 두 개의 p-n 접합을 포함한다. 베이스는 각각 이미터와 컬렉터라고 하는 두 영역을 분리한다. 이미터와 컬렉터는 서로 동일한 도핑 타입을 가지며 베이스와 반대 도핑 타입을 갖는다. 베이스, 컬렉터 및 이미터의 도핑 타입에 따라, BJT는 NPN BJT 또는 PNP BJT일 수 있다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면 다양한 피처가 축척대로 그려지지 않는다는 것에 유의한다. 사실, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 늘리거나 줄일 수 있다.
도 1은 다층 베이스 유전체 막을 포함하는 바이폴라 접합 트랜지스터(BJT)의 일부 실시 예의 단면도를 도시한다.
도 2a 및 2b는 도 1의 BJT의 몇몇 상이한 실시 예의 상부 레이아웃 뷰를 도시한다.
도 3a 내지 3e는 도 1의 BJT의 몇몇 상이한 대안적인 실시 예의 단면도를 도시한다.
도 4a 및 4b는 BJT가 벌크 반도체 기판 상에 있는 도 1의 BJT의 일부 실시 예의 단면도를 도시한다.
도 5a 및 도 5b는 BJT가 SOI(semiconductor-on-insulator) 기판 상에 있는 도 4a 및 4b의 BJT의 일부 대안적인 실시 예의 단면도를 도시한다.
도 6은 다수의 BJT가 다층 베이스 유전체 막을 공유하고 상호 연결 구조에 의해 덮여 있는 다수의 BJT를 포함하는 집적 회로(IC) 칩의 일부 실시 예의 단면도를 도시한다.
도 7 내지 18은 다층 베이스 유전체 막을 포함하는 BJT를 형성하기 위한 방법의 일부 실시 예의 일련의 단면도를 도시한다.
도 19는 도 7 내지 도 18의 방법의 일부 실시 예의 블록도를 도시한다.
도 20 내지 30은 상부 베이스 구조(upper base structure) 및 이미터가 리세스에 형성되는 BJT를 형성하기 위한 방법의 일부 실시 예의 일련의 단면도를 도시한다.
도 31은 도 20 내지 30의 방법의 일부 실시 예의 블록도를 도시한다.
본 개시는 본 개시의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예들 또는 예들을 제공한다. 본 개시를 단순화하기 위하여 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예일 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 그 자체로 논의된 다양한 실시 예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향에서 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
바이폴라 접합 트랜지스터(BJT)를 형성하기 위한 일부 방법은 기판 위에 산화물 층을 성막하는(deposit) 단계; 산화물 층 위에 베이스 폴리실리콘 층을 성막하는 단계; 산화물 층을 노출시키고 컬렉터를 정의하는 기판 내의 도핑된 영역 위에 놓이는 개구를 형성하기 위하여, 베이스 폴리실리콘 층을 패터닝하는 단계; 개구 내의 베이스 폴리실리콘 층의 측벽 상에 측벽 스페이서 구조를 형성하는 단계; 개구를 통해 산화물 층 내로 수직 및 측 방향으로 에칭을 수행하여, 개구를 컬렉터로 연장하고 개구를 베이스 폴리실리콘 층 아래에 연장하는 단계; 개구의 바닥에 실리콘 게르마늄 베이스를 성막하는 단계; 실리콘 게르마늄 베이스 위에 개구의 나머지를 채우는 이미터 폴리실리콘 층을 성막하는 단계; 및 베이스 폴리실리콘 층 및 베이스 이미터 층을 패터닝하여 각각 폴리실리콘 베이스 및 이미터를 형성하는 단계를 포함한다. 폴리실리콘 베이스와 실리콘 게르마늄 베이스는 직접 접촉하고 집합적으로 베이스를 정의한다.
이 방법의 문제점은 폴리실리콘 베이스와 실리콘 게르마늄 베이스 사이의 접촉 면적(contact area)이 작아서 폴리실리콘 베이스와 실리콘 게르마늄 베이스 사이의 접촉 저항이 높다는 것이다. 접촉 저항은 부분적으로 베이스의 전체 저항을 정의한다. 예를 들어, 베이스(예를 들어, Rb)의 저항은 접촉 저항, 폴리실리콘 베이스의 저항 및 실리콘 게르마늄 베이스의 저항의 합일 수 있다. 따라서 베이스의 저항도 또한 높다. 베이스 저항이 높으면 전류가 낮아져 전이 시간(transit time)이 높아진다. 높은 전이 시간은 전이 주파수(transition frequency)(예를 들어, Ft)와 최대 발진 주파수(예를 들어, Fmax)를 제한한다. 따라서 높은 전이 시간은 BJT의 성능을 제한한다. 예를 들어, 최대 발진 주파수는 전력 이득이 1(예를 들어, 단위 이득(unity))인 주파수일 수 있다. 예를 들어, 전이 주파수는 단락 전류 이득이 1(예를 들어, 단위 이득)인 주파수일 수 있다.
본 개시의 다양한 실시 예는 다층 베이스 유전체 막을 포함하는 BJT를 형성하는 방법 및 방법으로부터 생성되는 BJT에 관한 것이다. 방법의 일부 실시 예에서, 다층 베이스 유전체 막은 기판 위에 성막되고, 하부 유전체 층, 상부 유전체 층, 및 하부 유전체 층과 상부 유전체 층 사이의 중간 유전체 층을 포함한다. 제1 반도체 층이 다층 베이스 유전체 막 위에 성막되고, 이어서 다층 베이스 유전체 막을 노출시키는 개구를 형성하도록 패터닝된다. 제1 에칭이 개구를 통해 상부 유전체 층 내로 수행되어, 개구를 중간 유전체 층으로 연장한다. 또한, 제1 에칭은 중간 유전체 층 상에서 정지하고, 제1 반도체 층을 측 방향으로 언더컷(undercut)한다. 개구를 기판으로 연장하기 위해 추가 에칭이 수행된다. 하부 베이스 구조(lower base structure) 및 이미터가 적층(stack)되어 형성되고 하부 베이스 구조 위에 놓인 이미터로 개구를 채운다. 또한, 제1 반도체 층은 하부 베이스 구조와 직접 접촉하는 상부 베이스 구조를 형성하도록 패터닝된다. 하부 및 상부 베이스 구조는 밴드 갭이 상이한 반도체이며, 제1 에칭에 의해 제1 반도체 층이 언더컷되는 곳과 직접 접촉한다.
중간 유전체 층이 제1 에칭 동안 에칭 정지부(etch stop)로서의 역할을 하고, 제1 에칭이 제1 반도체 층을 측 방향으로 언더컷하기 때문에, 제1 에칭은 제1 반도체 층 아래에서 크게 연장될 수 있고, 하부 및 상부 베이스 구조 사이의 접촉 면적이 클 수 있다. 접촉 면적이 클 수 있기 때문에 하부 및 상부 베이스 구조 사이의 접촉 저항(예를 들어, 접촉 면적에서의 저항)이 작을 수 있다. 이와 같이, 하부 및 상부 베이스 구조에 의해 집합적으로 정의되는 베이스의 전체 저항은 작을 수 있다. 베이스의 저항이 작을 수 있기 때문에 BJT를 통과하는 전류가 클 수 있으므로 BJT의 전이 시간이 짧을 수 있다. 큰 전류와 작은 전이 시간으로 인해 BJT의 전이 주파수와 BJT의 최대 발진 주파수가 클 수 있다. 접촉 면적이 일련의 성막(예를 들어, 다층 베이스 유전체 막의 경우) 및 일련의 에칭(예를 들어, 제1 에칭 및 추가 에칭)에 의해 확대되기 때문에, 접촉 면적은 비교적 낮은 복잡도 및 비교적 낮은 비용으로 확대될 수 있다.
도 1을 참조하면, 다층 베이스 유전체 막(104)을 포함하는 BJT(102)의 일부 실시 예의 단면도(100)가 제공된다. 후술하는 바와 같이, 다층 베이스 유전체 막(104)은 낮은 저항을 갖는 베이스(106)의 형성을 용이하게 할 수 있다. 그 결과, BJT(102)의 전이 주파수(예를 들어, Ft) 및 BJT(102)의 최대 발진 주파수(예를 들어, Fmax)가 높을 수 있다. BJT(102)는 예를 들어 이종 접합 BJT(HBT) 또는 어떤 다른 적절한 타입의 BJT일 수 있다. BJT(102)의 응용은 예를 들어 우주 기반 레이더, 자동화 레이더 및 고속 단거리 무선 통신을 포함할 수 있다. 그러나 다른 적합한 응용도 가능하다(amenable).
다층 베이스 유전체 막(104)은 하부 베이스 구조(108)를 수용하고 상부 베이스 구조(110) 아래에 놓인다. 집합적으로, 하부 베이스 구조(108) 및 상부 베이스 구조(110)는 베이스(106)를 정의한다. 또한, 다층 베이스 유전체 막(104)은 하부 베이스 유전체 층(112), 상부 베이스 유전체 층(114) 및 중간 베이스 유전체 층(116)을 포함한다. 하부 및 상부 베이스 유전체 층(112, 114)은 각각 중간 베이스 유전체 층(116)의 아래에 놓이고 위에 놓이게 하여, 중간 베이스 유전체 층(116)이 다층 베이스 유전체 막(104) 내에 매립된다. 또한, 하부 및 상부 베이스 유전체 층(112, 114)은 중간 베이스 유전체 층(116)과 상이한 유전체이고, 일부 실시 예에서 동일한 유전체이다.
하부 및 상부 베이스 유전체 층(112, 114)은 예를 들어, 산화규소, 산질화규소, 어떤 다른 적절한 유전체(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 중간 베이스 유전체 층(116)은 예를 들어 질화규소, 산질화규소, 탄화규소, 어떤 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시 예에서, 하부 및 상부 베이스 유전체 층(112, 114)은 산화규소인 반면, 중간 베이스 유전체 층(116)은 질화규소이며, 따라서 다층 베이스 유전체 막(104)은 ONO 유전체 막이다.
하부 베이스 구조(108)는 다층 베이스 유전체 막(104) 내로 삽입되고 하부 베이스 구조(108)의 주변에서 중간 베이스 유전체 층(116) 및 하부 베이스 유전체 층(112) 위에 놓인다. 또한, 하부 베이스 구조(108)는 중간 베이스 유전체 층(116) 및 하부 베이스 유전체 층(112)을 통해 돌출되어 하부 베이스 구조(108)의 중심에 있는 컬렉터(118)에 도달한다. 따라서, 하부 베이스 구조(108)의 폭(Wb)은 위에서 아래로 불연속적으로 감소하고 예를 들어, T 자형 프로파일 또는 어떤 다른 적절한 프로파일을 가질 수 있다. 폭(Wb)이 위에서 아래로 불연속적으로 감소하기 때문에, 하부 베이스 구조(108)가 내부에 형성되는 개구를 형성하는 동안 컬렉터(118)가 에칭제 및/또는 주변 환경에 덜 노출될 수 있다. 이와 같이, 컬렉터(118)에 대한 손상이 감소될 수 있고 누설 전류가 감소될 수 있다. 따라서, BJT(102)의 성능이 향상될 수 있다.
일부 실시 예에서, 하부 베이스 구조(108)의 상부면(top surface)은 다층 베이스 유전체 막(104)의 상부면과 균등하거나 거의 균등하고/하거나, 하부 베이스 구조(108)의 바닥면은 다층 베이스 유전체 막(104)의 바닥면과 균등하거나 거의 균등하다. 또한, 일부 실시 예에서, 하부 베이스 구조(108)의 두께는 다층 베이스 유전체 막(104)의 두께와 동일하거나 거의 동일하다.
상부 베이스 구조(110)는 다층 베이스 유전체 막(104) 및 하부 베이스 구조(108) 위에 놓인다. 또한, 상부 베이스 구조(110)는 접촉 면적(120)에서 하부 베이스 구조(108)와 직접 접촉한다. 이후에 상세히 도시되고 기술되는 바와 같이, 접촉 면적(120)은 다층 베이스 유전체 막(104)의 다수의 층 및 BJT(102)가 형성될 수 있는 방법으로 인해 클 수 있다. 방법은 예를 들어, 1) 다층 베이스 유전체 막(104) 위에 반도체 층을 성막하는 단계; 2) 반도체 층을 패터닝하여 다층 베이스 유전체 막(104)을 노출시키는 개구를 형성하는 단계; 3) 중간 베이스 유전체 층(116)이 에칭 정지부로서의 역할을 하는 동안 상부 베이스 유전체 층(114) 내로 수직 및 측 방향으로 제1 에칭을 수행하는 단계; 4) 개구를 컬렉터(118)로 연장하기 위해 추가 에칭을 수행하는 단계; 5) 개구의 바닥에 하부 베이스 구조(108)를 성막하는 단계; 및 6) 반도체 층을 패터닝하여 상부 베이스 구조(110)를 형성하는 단계를 포함할 수 있다. 그러나, BJT(102)를 형성하기 위한 다른 적절한 방법이 가능하다.
중간 베이스 유전체 층(116)이 제1 에칭 동안 에칭 정지부로서 작용하고, 제1 에칭이 상부 베이스 유전체 층(114) 내로 측 방향으로 연장되기 때문에, 에칭은 반도체 층 아래에서 상당히 연장될 수 있다. 상부 베이스 구조(110)가 반도체 층으로부터 형성되고 하부 베이스 구조(108)가 개구의 바닥에 성막되기 때문에, 하부 베이스 구조(108)는 상부 베이스 구조(110) 아래에서 크게 연장될 수 있다. 따라서, 접촉 면적(120)이 클 수 있다.
접촉 면적(120)이 클 수 있기 때문에, 하부 및 상부 베이스 구조(108, 110) 사이의 접촉 저항(예를 들어, 접촉 면적(120)에서의 저항)이 작을 수 있다. 따라서, 베이스(106)의 전체 저항은 작을 수 있다. 베이스(106)의 저항이 작을 수 있기 때문에, BJT(102)를 통과하는 전류가 클 수 있고 따라서 BJT(102)의 전이 시간이 작을 수 있다. 큰 전류와 작은 전이 시간으로 인해 전이 주파수(예를 들어, Ft) 및 최대 발진 주파수(예를 들어, Fmax)가 높을 수 있다. 예를 들어, BJT(102)가 NPN-타입 BJT인 경우, 전이 주파수는 약 240 GHz 또는 어떤 다른 적절한 값보다 클 수 있고/있거나 최대 발진 주파수가 약 400 GHz 또는 어떤 다른 적절한 값보다 클 수 있다. 다른 예로서, BJT(102)가 PNP-타입 BJT인 경우, 전이 주파수는 약 100 GHz 또는 다른 적절한 값보다 클 수 있고/있거나 최대 발진 주파수는 약 160 GHz 또는 어떤 다른 적절한 값보다 클 수 있다. 예를 들어, 최대 발진 주파수는 전력 이득이 1 (예를 들어, 단위 이득)인 주파수일 수 있다. 예를 들어, 전이 주파수는 단락 전류 이득이 1(예를 들어, 단위 이득)인 주파수일 수 있다.
하부 및 상부 베이스 구조(108, 110)는 상이한 밴드 갭을 갖는 반도체 재료이다. 예를 들어, 하부 베이스 구조(108)는 상부 베이스 구조(110)보다 낮은 밴드 갭을 가질 수 있다. 하부 및 상부 베이스 구조(108, 110)는 상이한 밴드 갭을 갖는 반도체 재료이기 때문에, 하부 및 상부 베이스 구조(108, 110)는 접촉 면적(120)에서 이종 접합(heterojunction)을 정의한다. 하부 및 상부 베이스 구조(108, 110)는 또한 공통 도핑 타입(예를 들어, P 형 또는 N 형)을 공유한다. 하부 베이스 구조(108)는 예를 들어 도핑된 실리콘 게르마늄 및/또는 어떤 다른 적절한 반도체 재료이거나 이를 포함할 수 있고/있거나, 상부 베이스 구조(110)는 예를 들어, 도핑된 폴리실리콘 및/또는 어떤 다른 적합한 반도체 재료이거나 이를 포함할 수 있다. 하부 베이스 구조(108)가 게르마늄이거나 이를 포함하는 일부 실시 예에서, 상부 베이스 구조(110)는 실리콘으로 구성되거나 본질적으로 실리콘으로 구성된다.
컬렉터(118)는 다층 베이스 유전체 막(104) 및 하부 베이스 구조(108) 아래에 있다. 또한, 컬렉터(118)는 하부 베이스 구조(108) 및 일부 실시 예에서 다층 베이스 유전체 막(104)과 직접 접촉한다. 컬렉터(118)는 트렌치 분리 구조(trench isolation structure)(124)로 둘러싸인 반도체 기판(122)의 도핑된 영역이다. 또한, 컬렉터(118)는 베이스(106)와 반대 도핑 타입을 갖는다. 예를 들어, 컬렉터(118)는 P 형일 수 있는 반면, 베이스(106)는 N 형일 수 있고, 또는 그 반대이다.
트렌치 분리 구조(124)는 다층 베이스 유전체 막(104)의 밑에 있고, 반도체 기판(122) 내로 연장되어 컬렉터(118)를 둘러싸고 경계를 정한다. 트렌치 분리 구조(124)는 예를 들어, 산화규소 및/또는 어떤 다른 적합한 유전체(들)일 수 있거나 이를 포함할 수 있다. 또한, 트렌치 분리 구조(124)는 예를 들어 얕은 트렌치 분리(shallow trench isolation, STI) 구조, 딥 트렌치 분리(deep trench isolation, DTI) 구조, 또는 어떤 다른 적절한 타입의 트렌치 분리 구조일 수 있다.
반도체 기판(122)은 컬렉터(118) 및 하부 베이스 구조(108)가 직접 접촉하는 계면에서 하부 베이스 구조(108)와 상이한 밴드 갭을 갖는다. 예를 들어, 반도체 기판(122)은 계면에서 하부 베이스 구조(108)보다 더 높은 밴드 갭을 가질 수 있다. 반도체 기판(122) 및 하부 베이스 구조(108)가 계면에서 상이한 밴드 갭을 갖기 때문에, 반도체 기판(122) 및 하부 베이스 구조(108)는 계면에서 이종 접합을 정의한다. 반도체 기판(122)은 예를 들어 단결정 실리콘 및/또는 어떤 다른 적절한 반도체 재료이거나 이를 포함할 수 있고/있거나, 하부 베이스 구조(108)는 예를 들어 실리콘 게르마늄 및/또는 일부 어떤 적절한 반도체 재료이거나 이를 포함할 수 있다.
일부 실시 예에서, 반도체 기판(122)은 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판, 또는 어떤 다른 적절한 타입의 기판이다. 일부 실시 예에서, 반도체 기판(122) 및 상부 베이스 구조(110)는 공통 반도체 요소를 공유한다. 예를 들어, 반도체 기판(122)은 단결정 실리콘이거나 이를 포함할 수 있는 반면, 상부 베이스 구조(110)는 다결정 실리콘이거나 이를 포함할 수 있으므로, 반도체 기판(122) 및 상부 베이스 구조(110)가 실리콘을 공유한다. 일부 실시 예에서, 반도체 기판(122) 및 상부 베이스 구조(110)는 각각 단결정 격자 및 다결정 격자를 갖는다.
하드 마스크(126)는 상부 베이스 구조(110) 위에 놓이고 하부 하드 마스크 층(128) 및 상부 하드 마스크 층(130)을 포함한다. 대안적인 실시 예에서, 하부 하드 마스크 층(128) 및/또는 상부 하드 마스크 층(130)은 생략된다. 하부 및 상부 하드 마스크 층(128, 130)은 하부 하드 마스크 층(128) 위에 놓인 상부 하드 마스크 층(130)과 함께 수직으로 적층된다. 또한, 하부 및 상부 하드 마스크 층(128, 130)은 상이한 유전체이다. 예를 들어, 하부 하드 마스크 층(128)은 산화규소이거나 이를 포함할 수 있는 반면, 상부 하드 마스크 층(130)은 질화규소이거나 이를 포함할 수 있다. 그러나 다른 적절한 유전체도 가능하다. 일부 실시 예에서, 하부 하드 마스크 층(128)은 하부 베이스 유전체 층(112) 및/또는 상부 베이스 유전체 층(114)과 동일한 유전체 재료이거나 이를 포함한다. 또한, 일부 실시 예들에서, 상부 하드 마스크 층(130)은 중간 베이스 유전체 층(116)과 동일한 유전체 재료이거나 이를 포함한다.
이미터(132)는 하드 마스크(126) 위에 놓이고 하드 마스크(126) 및 상부 베이스 구조(110)를 통해 아래쪽으로 연장되어 하부 베이스 구조(108)와 직접 접촉한다. 이미터(132)는 베이스(106)와 반대 도핑 타입 및/또는 컬렉터(118)와 동일한 도핑 타입을 갖는 도핑된 반도체 재료이거나 이를 포함한다. 예를 들어, 이미터(132)는 P 형일 수 있는 반면, 베이스(106)는 N 형일 수 있거나, 그 반대일 수 있다. 또한, 이미터(132)는 하부 베이스 구조(108)와는 상이한 밴드 갭을 갖는다. 따라서, 이미터(132) 및 하부 베이스 구조(108)는 이미터(132)와 하부 베이스 구조(108)가 직접 접촉하는 계면에서 이종 접합을 정의한다. 일부 실시 예에서, 이미터(132)는 하부 베이스 구조(108)보다 더 높은 밴드 갭을 갖는다. 또한, 일부 실시 예에서, 이미터(132)는 상부 베이스 구조(110)와 동일한 밴드 갭을 갖는다. 이미터(132)는 예를 들어 다결정 실리콘 및/또는 어떤 다른 적절한 반도체 재료이거나 이를 포함할 수 있다.
일부 실시 예에서, 이미터(132) 및 상부 베이스 구조(110)는 동일한 반도체 재료이다. 예를 들어, 이미터(132) 및 상부 베이스 구조(110)는 모두 도핑된 폴리실리콘일 수 있다. 일부 실시 예에서, 이미터(132) 및 반도체 기판(122)은 공통 반도체 요소를 공유한다. 예를 들어, 이미터(132)는 다결정 실리콘이거나 이를 포함할 수 있는 반면, 반도체 기판(122)은 단결정 실리콘이거나 이를 포함할 수 있다. 일부 실시 예에서, 이미터(132) 및 반도체 기판(122)은 각각 다결정 격자 및 단결정 격자를 갖는다.
측벽 스페이서 구조(134)는 하드 마스크(126) 및 상부 베이스 구조(110)로부터 이미터(132)를 측 방향으로 분리한다. 측벽 스페이서 구조(134)는 질화규소 및/또는 어떤 다른 적절한 유전체 재료이거나 이를 포함할 수 있다. 일부 실시 예에서, 측벽 스페이서 구조(134)는 상부 하드 마스크 층(130) 및/또는 중간 베이스 유전체 층(116)과 동일한 유전체 재료이거나 이를 포함한다.
일부 실시 예에서, 하부 및 상부 베이스 유전체 층(112, 114)은 약 160 옹스트롬, 약 100-115 옹스트롬, 약 100-160 옹스트롬, 약 40-100 옹스트롬, 또는 어떤 다른 적절한 값인 개별적인 제1 두께(T1)를 갖는다. 일부 실시 예에서, 중간 베이스 유전체 층(116)은 약 30 옹스트롬, 약 50 옹스트롬, 약 10-50 옹스트롬, 약 25-75 옹스트롬, 또는 어떤 다른 적절한 값인 제2 두께(T2)를 갖는다. 제1 두께(T1) 및/또는 제2 두께(T2)가 너무 크면(예를 들어, 상기 범위 및/또는 값보다 크면), 하부 베이스 구조(108)가 너무 두꺼울 수 있으므로 베이스(106)가 높은 저항을 가질 수 있다. 높은 저항은 결국 BJT(102)의 전이 주파수, BJT(102)의 최대 진동 주파수 및 BJT(102)의 다른 적절한 파라미터에 부정적인 영향을 미칠 수 있다. 제1 두께(T1) 및/또는 제2 두께(T2)가 너무 작으면(예를 들어, 상기 범위 및/또는 값보다 작으면), 하부 베이스 구조(108) 및 다층 베이스 유전체 막(104)이 너무 얇아서 누설 전류가 높을 수 있다. 이는 결국 BJT(102)의 성능에 부정적인 영향을 미칠 수 있다. 또한, 제2 두께(T2)가 너무 작으면(예를 들어, 약 10 옹스트롬 또는 어떤 다른 적절한 값보다 작으면), 중간 베이스 유전체 층(116)이 너무 얇아서 하부 베이스 구조(108)를 형성하는 동안 에칭 정지부 역할을 할 수 없다. 이와 같이, 하부 베이스 구조(108)가 내부에 형성되는 개구에 대한 제어가 불량할 수 있다. 이는 결국 컬렉터(118)에 손상을 초래할 수 있고/있거나 접촉 면적(120)이 작아질 수 있다.
도 2a 및 2b를 참조하면, 도 1의 BJT(102)의 몇몇 상이한 실시 예의 상부 레이아웃 뷰(200A 및 200B)가 제공된다. 예를 들어, 도 1의 단면도(100)는 도 2a 및 2b 중 임의의 것에서 선 A를 따라 취해질 수 있다. 측벽 스페이서 구조(134)는 이미터(132)를 둘러싸기 위해 제1 폐쇄 경로에서 연장되고, 상부 베이스 구조(110)는 측벽 스페이서 구조(134)를 둘러싸기 위해 제2 폐쇄 경로에서 연장된다. 도 2a에서, 측벽 스페이서 구조(134) 및 상부 베이스 구조(110)는 원형 링 형상이다. 도 2b에서, 측벽 스페이서 구조(134) 및 상부 베이스 구조(110)는 사각 링 형상이다. 다른 실시 예에서, 다른 적절한 형상이 가능하다.
하부 베이스 구조(108)의 외부 경계는 점선으로 도시되고, 접촉 면적(120)은 하부 베이스 구조(108)의 외부 경계와 측벽 스페이서 구조 사이에 있다. 도 2a에서, 하부 베이스 구조(108)의 외부 경계는 원형이고, 따라서 접촉 면적(120)은 원형 링 형상이다. 도 2b에서, 하부 베이스 구조(108)의 외부 경계는 정사각형이고, 따라서 접촉 면적(120)은 정사각형 링 형상이다. 다른 실시 예에서, 다른 적절한 형상이 가능하다.
일부 실시 예에서, 접촉 면적(120)의 두께(Tc)는 약 10-50 나노미터, 약 10-30 나노미터, 약 30-50 나노미터, 또는 어떤 다른 적절한 양이다. 두께(Tc)가 너무 작으면(예를 들어, 약 10 나노미터 또는 다른 적절한 값보다 작으면), 접촉 면적(120)은 작을 수 있고 따라서 하부 베이스 구조(108)와 상부 베이스 구조(110) 사이의 접촉 저항이 높을 수 있다. 그 결과, 베이스(106)의 전체 저항이 높을 수 있고 따라서 BJT(102)의 성능이 나빠질 수 있다. 예를 들어, 전이 주파수 및/또는 최대 발진 주파수가 낮을 수 있다. 두께(Tc)가 너무 큰 경우(예를 들어, 약 50 나노미터 또는 어떤 다른 적절한 값보다 큰 경우), 상부 베이스 구조(110)가 형성되는 반도체 층이 하부 베이스 구조(108)가 형성되는 개구 내로 붕괴될 수 있다.
도 3a 내지 3e를 참조하면, 도 1의 BJT(102)의 몇몇 상이한 대안적인 실시 예들의 단면도들(300A-300E)이 제공된다.
도 3a에서, 하부 베이스 유전체 층(112)이 생략되어, 다층 베이스 유전체 막(104)은 3 개 대신 2 개의 층을 갖는다. 또한, 중간 베이스 유전체 층(116)은 보다 적절하게 하부 베이스 유전체 층으로 지칭된다. 하부 베이스 유전체 층(112)을 생략함으로써, 재료 비용이 감소될 수 있다. 대안적인 실시 예에서, 다층 베이스 유전체 막은 4 개 이상의 베이스 유전체 층을 포함할 수 있다.
도 3b에서, 측면 에칭 정지 층(lateral etch stop layer)(302)은 상부 베이스 구조(110) 아래에 있고 상부 베이스 유전체 층(114) 내로 중간 베이스 유전체 층(116)까지 연장된다. 측면 에칭 정지 층(302)은 하부 및 상부 베이스 유전체 층(112, 114)와 상이한 유전체이고, 예를 들어 질화규소, 탄화규소, 산질화규소, 또는 어떤 다른 적절한 유전체이거나 이를 포함할 수 있다. 일부 실시 예에서, 측면 에칭 정지 층(302)은 질화규소이거나 이를 포함하는 반면, 하부 및 상부 베이스 유전체 층(112, 114)은 산화규소이거나 이를 포함하며, 그 반대의 경우도 마찬가지이다. 일부 실시 예에서, 측면 에칭 정지 층(302)은 중간 베이스 유전체 층(116)과 동일한 유전체이거나 이를 포함한다.
측면 에칭 정지 층(302)은 포토리소그래피를 사용하여 고도의 제어로 국부 화될 수 있다. 예를 들어, 측면 에칭 정지 층(302)을 형성하기 위한 공정은 1) 포토리소그래피를 사용하여 측면 에칭 정지 층(302)을 위한 개구를 형성하기 위해 상부 베이스 유전체 층(114)을 패터닝하는 단계; 2) 상부 베이스 유전체 층(114)을 덮고 개구를 채우는 측면 에칭 정지 층(302)을 성막하는 단계; 및 3) 측면 에칭 정지 층(302)을 에칭 백하는 단계를 포함할 수 있다. 그러나, 다른 적절한 공정이 가능하다. 측면 에칭 정지 층(302)은 고도의 제어로 국부화될 수 있기 때문에, 측면 에칭 정지 층(302)은 접촉 면적(120)에 대한 제어를 증가시킬 수 있다. 예를 들어, 이하에서 상세히 예시되는 바와 같이, 하부 베이스 구조(108)의 형성은 상부 베이스 구조(110)가 형성되는 반도체 층 아래에서 상부 베이스 유전체 층(114)을 측 방향으로 에칭하는 단계를 포함할 수 있다. 측면 에칭 정지 층(302)은 접촉 면적(120)에 대한 제어를 증가시키는 측면 에칭의 범위에 대한 제어를 증가시키기 위해 이러한 측면 에칭에 대한 에칭 정지를 제공할 수 있다.
도 3c에서, 상부 베이스 구조(110)는 상부 베이스 유전체 층(114)의 상부 코너 주위를 둘러싼다. 또한, 상부 베이스 유전체 층(114)은 하부 베이스 유전체 층(112)에 비해 증가된 두께를 갖는다. 대안적인 실시 예에서, 하부 및 상부 베이스 유전체 층(112, 114)은 동일한 두께를 갖는다. 대안적인 실시 예에서, 하부 베이스 유전체 층(112)은 상부 베이스 유전체 층(114)에 비해 증가된 두께를 갖는다.
도 3d에서, 하부 베이스 구조(108)은 상부 베이스 구조(110)의 바닥면(bottom surface) 및 상부 베이스 구조(110)의 측벽 모두에서 상부 베이스 구조(110)과 직접 접촉한다. 이와 같이, 하부 및 상부 베이스 구조(108, 110) 사이의 접촉 면적(120)은 상부 베이스 구조(110)의 하부 코너 주위를 감싸고 상부 베이스 구조(110)의 바닥면에 국한된 경우보다 더 클 수 있다. 접촉 면적(120)이 더 클 수 있기 때문에, 하부 및 상부 베이스 구조(108, 110) 사이의 접촉 저항은 더 낮을 수 있고 따라서 베이스(106)의 전체 저항은 더 낮을 수 있다. 이것은 결국 BJT(102)의 전이 주파수, BJT(102)의 최대 발진 주파수, 및 BJT(102)의 다른 적절한 파라미터를 향상시킬 수 있다.
라이너 층(304)은 측벽 스페이서 구조(134)를 하드 마스크(126) 및 상부 베이스 구조(110)로부터 분리한다. 라이너 층(304)은 중간 베이스 유전체 층(116)과 상이한 유전체이고, 예를 들어, 산화규소 및/또는 다른 적절한 유전체(들)이거나 이를 포함할 수 있다. 일부 실시 예에서, 라이너 층(304)은 산화규소이거나 이를 포함하는 반면, 중간 베이스 유전체 층(116)은 질화규소이거나 이를 포함하며, 그 반대의 경우도 마찬가지이다. 일부 실시 예에서, 라이너 층(304)은 하부 베이스 유전체 층(112) 및/또는 상부 베이스 유전체 층(114)과 동일한 유전체이거나 이를 포함한다.
BJT(102)의 형성 동안, 라이너 층(304)은 상부 베이스 구조(110)가 형성되는 반도체 층의 측벽으로부터 측벽 스페이서 구조(134)의 바닥면을 따라 연장되는 측면 세그먼트를 가질 수 있다. 또한, BJT(102)의 형성 동안, 라이너 층(304) 및 상부 베이스 유전체 층(114)은 하부 베이스 구조(108)가 내부에 성막되는 개구를 형성하기 위해 수직 및 측 방향으로 에칭될 수 있다. 측면 에칭은 개구가 반도체 층의 측벽을 노출하도록 측면 세그먼트를 제거할 수 있다. 또한, 측면 에칭은 반도체 층 아래의 개구를 연장할 수 있다. 하부 베이스 구조(108)가 개구 내에 성막되고 상부 베이스 구조(110)가 반도체 층으로부터 형성되기 때문에, 위와 같이 개구를 형성하면 상부 베이스 구조(110)의 바닥면 및 상부 베이스 구조(110)의 측벽 상에 하부 베이스 구조(108)가 형성될 수 있다.
도 3e에서, 다층 베이스 유전체 막(104)은 베이스 유전체 층(306)으로 대체되고 상부 베이스 구조(110)는 베이스 유전체 층(306)의 상부면으로부터 베이스 유전체 층(306)의 측벽까지 베이스 유전체 층(306)의 상부 코너 주위를 감싼다. 또한, 하부 베이스 구조(108)는 타원형과 유사한 곡선형 프로파일을 갖는 직사각형이다. 그러나, 다른 적절한 프로파일이 대안적인 실시 예에서 가능할 수 있다.
이하에서 상세히 예시되는 바와 같이, BJT(102)가 형성될 수 있는 방법 때문에 상부 베이스 구조(110)가 베이스 유전체 층(306)의 상부 코너 주위를 감싸기 때문에 접촉 면적(120)이 클 수 있다. 방법은, 예를 들어, 1) 베이스 유전체 층(306)의 상부를 따라 리세스를 형성하도록 베이스 유전체 층(306)을 패터닝하는 단계; 2) 베이스 유전체 층(306)을 덮고 리세스를 라이닝하는 반도체 층을 성막하는 단계; 3) 반도체 층을 패터닝하여 베이스 유전체 층(306)을 노출하는 개구를 형성하는 단계; 4) 반도체 기판(122)에 수직으로 개구를 연장하고 반도체 층 아래에서 개구를 측 방향으로 연장하기 위해 베이스 유전체 층(306) 내로 수직 및 측 방향 에칭을 수행하는 단계; 5) 개구의 바닥에 하부 베이스 구조(108)를 성막하는 단계; 및 6) 반도체 층을 패터닝하여 상부 베이스 구조(110)를 형성하는 단계를 포함할 수 있다. 그러나, BJT(102)를 형성하기 위한 다른 적절한 방법이 가능하다.
리세스로 인해, 반도체 층의 바닥면과 반도체 기판(122) 사이의 분리가 감소된다. 분리를 감소시킴으로써, 에칭은 반도체 층의 바닥면으로부터 베이스 유전체 층(306)을 보다 효율적으로 제거한다는 것이 인식되었다. 이와 같이, 다른 경우보다 더 많은 바닥면이 개구에서 노출된다. 더 많은 바닥면이 노출되기 때문에, 하부 베이스 구조(108)가 개구에 성막될 때 접촉 면적(120)이 더 커진다. 더 큰 접촉 면적(120) 때문에, 하부 및 상부 베이스 구조(108, 110) 사이의 접촉 저항은 더 낮고 베이스(106)의 전체 저항은 더 낮다. 이는 결국 BJT(102)의 전이 주파수, BJT(102)의 최대 발진 주파수 및 BJT(102)의 다른 적절한 파라미터를 향상시킨다.
베이스 유전체 층(306)은 예를 들어 산화규소, 산질화규소, 어떤 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시 예에서, 베이스 유전체 층(306)은 하부 베이스 유전체 층(112) 및/또는 상부 베이스 유전체 층(114)이 설명된 바와 같다. 일부 실시 예에서, 베이스 유전체 층(306)의 두께(T)는 약 250-400 옹스트롬, 약 250-325 옹스트롬, 약 325-400 옹스트롬, 약 350 옹스트롬, 또는 어떤 다른 적절한 값이다. 두께(T)가 너무 작으면(예를 들어, 약 250 옹스트롬 또는 어떤 다른 적절한 값보다 작으면) 누설 전류가 높을 수 있다. 이는 결국 BJT(102)의 성능에 부정적인 영향을 미칠 수 있다. 두께(T)가 너무 크면(예를 들어, 약 400 옹스트롬 또는 어떤 다른 적절한 값보다 크면), 하부 베이스 구조(108)가 너무 두꺼워서 베이스(106)가 높은 저항을 가질 수 있다. 높은 저항은 결국 BJT(102)의 전이 주파수, BJT(102)의 최대 발진 주파수, 및 BJT(102)의 다른 적절한 파라미터에 부정적인 영향을 미칠 수 있다.
도 4a 및 4b를 참조하면, 반도체 기판(122)이 벌크 기판인 도 1의 BJT의 일부 실시 예의 단면도(400A, 400B)가 제공된다. 예를 들어, 도 4a의 단면도(400A)는 도 4b의 단면도(400B)에서 선 B를 따라 취해질 수 있고, 도 4b의 단면도(400B)는 예를 들어 도 4a의 단면도(400A)에서 라인 B를 따라 취해질 수 있다.
제1 트렌치 분리 구조(124)는 제1 깊이까지 반도체 기판(122) 내로 연장되고, 제1 트렌치 분리 구조(124)와 중첩되는 제2 트렌치 분리 구조(402)는 제1 깊이보다 더 큰 제2 깊이까지 반도체 기판(122) 내로 연장된다. 제1 및 제2 트렌치 분리 구조(124, 402)는 컬렉터(118)를 둘러싸고 경계를 정한다. 또한, 제1 및 제2 트렌치 분리 구조(124, 402)는 유전체이거나 이를 포함하며 BJT(102)를 반도체 기판(122) 상의 다른 반도체 디바이스(미도시)로부터 전기적으로 분리한다. 제1 트렌치 분리 구조(124)는 예를 들어 STI 및/또는 어떤 다른 적절한 트렌치 분리 구조일 수 있고/있거나, 제2 트렌치 분리 구조(402)는 예를 들어 DTI 및/또는 어떤 다른 적합한 트렌치 격리 구조일 수 있다.
구체적으로 도 4b를 참조하면, 제1 트렌치 분리 구조(124)는 컬렉터(118)와 하부 베이스 구조(108)가 직접 접촉하는 컬렉터(118)의 일부로부터 컬렉터 접촉 면적(404)을 분리시키는 세그먼트(124s)를 포함한다. 컬렉터 접촉 면적(404)은 컬렉터(118) 위에 놓이고, 컬렉터(118)와 동일한 도핑 타입을 갖지만 더 높은 도핑 농도를 갖는 반도체 기판(122)의 도핑된 영역이다. 컬렉터 접촉 면적(404)은 컬렉터(118)의 상호 연결 구조(미도시)로의 전기적 결합을 용이하게 한다.
도 5a 및 5b를 참조하면, 반도체 기판(122)이 SOI 기판인 도 4a 및 4b의 BJT(102)의 일부 대안적인 실시 예의 단면도(500A, 500B)가 제공된다. 도 4a 및 4b와 유사하게, 도 5a의 단면도(500A)는 예를 들어 도 5b의 단면도(500B)에서 라인 B를 따라 취해질 수 있고, 도 5b의 단면도(500B)는 예를 들어, 도 5a의 단면도(500A)에서 라인 B를 따라 취해진다. 반도체 기판(122)은 핸들 기판(502), 매립 유전체 층(504) 및 디바이스 층(506)을 포함한다.
매립된 유전체 층(504)은 핸들 기판(502) 위에 놓여 있으며, 예를 들어 산화규소 및/또는 어떤 다른 적절한 유전체(들)이거나 이를 포함할 수 있다. 핸들 기판(502)은 예를 들어 단결정 실리콘 및/또는 어떤 다른 적절한 타입의 반도체이거나 이를 포함할 수 있다. 디바이스 층(506)은 매립된 유전체 층(504) 위에 놓이고 컬렉터(118)를 수용한다. 디바이스 층(506)은 예를 들어 단결정 실리콘 및/또는 어떤 다른 적절한 타입의 반도체이거나 이를 포함할 수 있다.
컬렉터(118)는 다층 베이스 유전체 막(104)으로부터 매립된 유전체 층(504)으로 연장된다. 또한, 제2 트렌치 분리 구조(402)는 제1 트렌치 분리 구조(124)로부터 매립된 유전체 층(504)으로 연장된다. 이와 같이, 컬렉터(118)는 제1 및 제2 트렌치 분리 구조(124, 402) 및 매립된 유전체 층(504)에 의해 반도체 기판(122)의 다른 디바이스(도시되지 않음)의 도핑된 영역으로부터 완전히 분리된다. 이것은 BJT(102)와 다른 디바이스들 사이에 높은 수준의 전기적 분리를 제공했고, 따라서 BJT(102)의 성능을 증가시킬 수 있다.
도 4a, 4b 및 도 5a, 5b가 도 1의 BJT(102)의 실시 예와 함께 도시되지만, 도 3a 내지 3e 중 임의의 것에서 BJT(102)의 실시 예가 대신 사용될 수 있다. 또한, 도 2a 및 2b의 상부 레이아웃 뷰(200A, 200B)는 도 1의 BJT(102)와 관련하여 기술되었지만, 도 2a 및 2b의 상부 레이아웃 뷰(200A, 200B)는 도 3a 내지 3e, 4a, 4b, 5a, 및 5b의 임의의 것에서의 BJT(102)에 적용될 수 있다. 예를 들어, 도 3a 내지 3e, 4a, 4b, 5a, 및 5b 중 임의의 것에서 BJT(102)는 도 2a 및 2b 중 임의의 것에서와 같이 상부 레이아웃 뷰를 가질 수 있다.
도 6을 참조하면, 제1 BJT(102a) 및 제2 BJT(102b)를 포함하는 집적 회로(IC) 칩의 일부 실시 예의 단면도(600)가 제공되고 여기서 제1 BJT(102a) 및 제2 BJT(102b)가 다층 베이스 유전체 막(104)을 공유하고, 상호 연결 구조(602)에 의해 덮인다. 제1 및 제2 BJT(102a, 102b)는 반도체 기판(122) 상에 있고 제1 트렌치 분리 구조(124) 및 제2 트렌치 분리 구조(402)에 의해 서로 전기적으로 분리된다.
제1 및 제2 BJT(102a, 102b)는 각각 도 5a 및 5b의 BJT(102)가 도시되고 기술된 것과 같지만, 대안적으로 다른 적절한 구성을 가질 수 있다. 대안적인 실시 예에서, 제1 및 제2 BJT(102a, 102b)는 각각 도 1, 3a 내지 3e, 4a, 및 4b 중 임의의 것에서의 BJT(102)가 도시되고 기술된 것과 같다. 일부 실시 예에서, 제1 및 제2 BJT(102a, 102b) 각각은 도 2a 및 2b 중 임의의 것에서와 같은 상부 레이아웃 뷰를 갖는다. 제1 및 제2 BJT(102a, 102b)와 유사하게, 반도체 기판(122) 및 제1 및 제2 트렌치 분리 구조(124, 402)는 도 5a 및 도 5b에 도시된 것과 같지만, 대안적으로 다른 적절한 구성을 가질 수 있다. 대안적인 실시 예에서, 반도체 기판(122)은 도 4a 및 도 4b에 도시되고 기술된 것과 같고/같거나, 제1 및 제2 트렌치 격리 구조(124, 402)는 도 4a 및 도 4b에 도시되고 기술된 것과 같다.
일부 실시 예에서, 제1 BJT(102a)는 NPN-타입 BJT인 반면, 제2 BJT(102b)는 PNP-타입 BJT이며, 또는 그 반대이다. 예를 들어, 제1 BJT(102a)의 컬렉터(118) 및 제1 BJT(102a)의 이미터(132)는 N 형일 수 있는 반면, 제1 BJT(102a)의 베이스(106)는 P 형일 수 있다. 또한, 제2 BJT(102b)의 컬렉터(118) 및 제2 BJT(102b)의 이미터(132)는 P 형일 수 있는 반면, 제2 BJT(102b)의 베이스(106)는 N 형일 수 있다. 대안적인 실시 예에서, 제1 및 제2 BJT(102a, 102b)는 모두 NPN-타입 BJT 또는 PNP-타입 BJT이다.
상호 연결 구조(602)는 제1 및 제2 BJT(102a, 102b)를 덮고 전기적으로 결합한다. 상호 연결 구조(602)는 복수의 배선(wire)(604), 복수의 컨택트(606) 및 복수의 비아(608)를 포함한다. 배선(604)은 상호 연결 유전체 층(610)에서 컨택트(606) 및 비아(608)와 함께 적층되고 제1 및 제2 BJT(102a, 102b)로부터 이어지는 전도성 경로를 정의한다. 컨택트(606)는 베이스(106), 이미터(132) 및 컬렉터 접촉 면적(404)으로부터 연장된다. 배선(604) 및 비아(608)는 컨택트(606) 위에 놓이고 전기적으로 결합된다. 상호 연결 구조(602)가 2 개 레벨의 배선 및 단일 레벨의 비아를 갖는 것으로 도시되어 있지만, 상호 연결 구조(602)는 대안적인 실시 예에서 추가 레벨의 배선 및/또는 추가 레벨의 비아를 포함할 수 있다.
컨택트(606)는 예를 들어 텅스텐 및/또는 어떤 다른 적절한 전도성 재료(들)이거나 이를 포함할 수 있다. 배선(604) 및 비아(608)는 예를 들어 구리, 알루미늄 구리, 알루미늄, 어떤 다른 적절한 전도성 재료(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 상호 연결 유전체 층(610)은 예를 들어 산화규소 및/또는 어떤 다른 적절한 유전체(들)이거나 이를 포함할 수 있다.
도 7 내지 18을 참조하면, 다수의 베이스 유전체 층을 포함하는 BJT를 형성하기 위한 방법의 일부 실시 예의 일련의 단면도(700-1800)가 제공된다. 예를 들어, 방법은 도 1에 도시되고 기술된 실시 예들 또는 다른 적절한 실시 예들에 따라 BJT를 형성하기 위해 사용될 수 있다.
도 7의 단면도(700)에 의해 도시된 바와 같이, 제1 트렌치 분리 구조(124) 및 제2 트렌치 분리 구조(402)가 형성된다. 제1 및 제2 트렌치 분리 구조(124, 402)는 중첩되고 각각 제1 깊이(D1) 및 제1 깊이(D1)보다 큰 제2 깊이(D2)로 반도체 기판(122) 내로 연장된다. 또한, 제1 및 제2 트렌치 분리 구조(124, 402)는 컬렉터(118)가 후속적으로 형성되는 반도체 기판(122)의 디바이스 영역(122d)을 둘러싸고 경계를 정한다. 제1 트렌치 분리 구조(124)는 유전체이거나 이를 포함하며, 예를 들어 STI 또는 어떤 다른 적절한 타입의 트렌치 분리 구조일 수 있다. 유사하게, 제2 트렌치 분리 구조(402)는 유전체이거나 이를 포함하며, 예를 들어 DTI 또는 어떤 다른 적절한 타입의 트렌치 분리 구조일 수 있다. 반도체 기판(122)은 예를 들어 단결정 실리콘 및/또는 어떤 다른 적절한 반도체 재료이거나 이를 포함할 수 있다.
또한, 도 7의 단면도(700)에 의해 도시된 바와 같이, 컬렉터(118)는 반도체 기판(122)에 형성된다. 컬렉터(118)는 P 형 도핑 또는 N 형 도핑을 갖는 반도체 기판(122)의 도핑된 영역이다. 컬렉터(118)는 예를 들어 이온 주입 및/또는 어떤 다른 적절한 도핑 공정에 의해 형성될 수 있다.
도 8의 단면도(800)에 의해 도시된 바와 같이, 다층 베이스 유전체 막(104)은 반도체 기판(122) 위에 성막된다. 다층 베이스 유전체 막(104)은 하부 베이스 유전체 층(112), 상부 베이스 유전체 층(114), 중간 베이스 유전체 층(116)을 포함한다. 하부 및 상부 베이스 유전체 층(112, 114)은 각각 중간 베이스 유전체 층(116)의 밑에 놓여 있고 위에 놓여 있어서, 중간 베이스 유전체 층(116)이 다층 베이스 유전체 막(104)에 매립된다. 또한, 하부 및 상부 베이스 유전체 층(112, 114)은 중간 베이스 유전체 층(116)과 상이한 유전체이고, 일부 실시 예에서 동일한 유전체이다.
하부 및 상부 베이스 유전체 층(112, 114)은 예를 들어, 산화규소, 산질화규소, 어떤 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 중간 베이스 유전체 층(116)은 예를 들어 질화규소, 산질화규소, 탄화규소, 어떤 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 일부 실시 예에서, 하부 및 상부 베이스 유전체 층(112, 114)은 산화규소인 반면, 중간 베이스 유전체 층(116)은 질화규소이며, 따라서 다층 베이스 유전체 막(104)은 ONO 유전체 막이다.
일부 실시 예에서, 하부 및 상부 베이스 유전체 층(112, 114)은 약 160 옹스트롬, 약 100-115 옹스트롬, 약 100-160 옹스트롬, 약 40-100 옹스트롬, 또는 어떤 다른 적절한 값인 개별적인 제1 두께(T1)을 갖는다. 일부 실시 예에서, 중간 베이스 유전체 층(116)은 약 30 옹스트롬, 약 50 옹스트롬, 약 10-50 옹스트롬, 약 25-75 옹스트롬, 또는 어떤 다른 적절한 값인 제2 두께(T2)를 갖는다. 제1 두께(T1) 및/또는 제2 두께(T2)가 너무 크면(예를 들어, 상기 범위 및/또는 값보다 크면), 이후에 형성되는 하부 베이스 구조가 너무 두꺼워서, 형성되는 BJT의 베이스가 높은 저항을 가질 수 있다. 높은 저항은 결국 BJT의 전이 주파수, BJT의 최대 발진 주파수 및 BJT의 다른 적절한 파라미터에 부정적인 영향을 미칠 수 있다. 제1 두께(T1) 및/또는 제2 두께(T2)가 너무 작으면(예를 들어, 상기 범위 및/또는 값보다 작으면), 다층 베이스 유전체 막(104)이 너무 얇아서 누설 전류가 높을 수 있다. 이는 결국 형성되는 BJT의 성능에 부정적인 영향을 미칠 수 있다. 또한, 제2 두께(T2)가 너무 작으면(예를 들어, 약 10 옹스트롬 또는 다른 적절한 값보다 작으면), 중간 베이스 유전체 층(116)은 너무 얇아서, 후속 처리 동안 에칭 정지부 역할을 할 수 없고, 이후에 형성되는 하부 베이스 구조의 프로파일에 대한 제어가 불량할 수 있다.
다층 베이스 유전체 막(104)은 예를 들어, 다층 베이스 유전체 막(104)의 개별 층(예를 들어, 112, 114 및 116)에 대응하는 일련의 성막 공정에 의해 성막될 수 있다. 성막 공정은 각각 화학 기상 성막(chemical vapor deposition, CVD), 물리 기상 성막(physical vapor deposition, PVD), 어떤 다른 적절한 성막 공정(들), 또는 이들의 임의의 조합일 수 있다. 일부 실시 예에서, 하부 베이스 유전체 층(112)은 열 산화에 의해 성막되는 반면, 중간 베이스 유전체 층(116) 및 상부 베이스 유전체 층(114)은 기상 성막에 의해 성막된다.
또한, 도 8의 단면도(800)에 의해 예시된 바와 같이, 제1 반도체 층(802)은 다층 베이스 유전체 막(104) 위에 성막된다. 제1 반도체 층(802)은 컬렉터(118)와 반대 도핑 타입을 갖는다. 예를 들어, 제1 반도체 층(802)은 P 형 도핑을 가질 수 있는 반면, 컬렉터(118)는 N 형 도핑을 가질 수 있고, 또는 그 반대일 수 있다. 제1 반도체 층(802)은 예를 들어 폴리실리콘 및/또는 어떤 다른 적절한 반도체 재료(들)일 수 있다. 일부 실시 예에서, 제1 반도체 층(802) 및 반도체 기판(122)은 공통 반도체 요소를 공유하고/하거나 동일하거나 유사한 밴드 갭을 갖는다. 예를 들어, 제1 반도체 층(802) 및 반도체 기판(122)은 각각 폴리실리콘 및 단결정 실리콘일 수 있고, 따라서 동일하거나 유사한 밴드 갭을 가질 수 있다.
또한, 도 8의 단면도(800)에 의해 예시된 바와 같이, 다층 하드 마스크 막(804)은 제1 반도체 층(802) 위에 성막된다. 다층 하드 마스크 막(804)은 하부 하드 마스크 층(128) 및 상부 하드 마스크(130)를 포함한다. 대안적인 실시 예에서, 하부 하드 마스크 층(128) 및/또는 상부 하드 마스크 층(130)은 생략된다. 하부 및 상부 하드 마스크 층(128, 130)은 수직으로 적층되고 상이한 유전체이다. 예를 들어, 하부 하드 마스크 층(128)은 산화규소이거나 이를 포함할 수 있는 반면, 상부 하드 마스크 층(130)은 질화규소이거나 이를 포함할 수 있다. 그러나 다른 적절한 유전체도 가능하다. 일부 실시 예에서, 하부 하드 마스크 층(128)은 하부 베이스 유전체 층(112) 및/또는 상부 베이스 유전체 층(114)과 동일한 유전체 재료이거나 이를 포함한다. 또한, 일부 실시 예들에서, 상부 하드 마스크 층(130)은 중간 베이스 유전체 층(116)과 동일한 유전체 재료이거나 이를 포함한다.
도 9의 단면도(900)에 의해 도시된 바와 같이, 다층 하드 마스크 막(804) 및 제1 반도체 층(802)은 컬렉터(118) 위에 놓이고 다층 베이스 유전체 막(104)을 노출시키는 개구(902)를 형성하도록 패터닝된다. 패터닝은, 예를 들어, 1) 다층 하드 마스크 막(804) 위에 개구(902)의 레이아웃을 갖는 마스크(904)를 형성하는 단계; 2) 마스크(904)를 제자리에 두고 다층 하드 마스크 막(804) 및 제1 반도체 층(802)을 에칭하는 단계; 및 3) 마스크(904)를 제거하는 단계를 포함할 수 있다. 그러나, 패터닝을 위한 다른 적절한 공정이 가능하다. 마스크(904)는 예를 들어, 포토리소그래피에 의해 형성된 포토레지스트 마스크 또는 어떤 다른 적절한 타입의 마스크일 수 있다. 예를 들어, 에칭은 건식 에칭에 의해 수행될 수 있지만, 다른 적절한 타입의 에칭도 가능하다.
도 10의 단면도(1000)에 의해 예시된 바와 같이, 측벽 스페이서 구조(134)가 개구(902)의 측벽 상에 형성된다. 측벽 스페이서 구조(134)는 질화규소 및/또는 어떤 다른 적절한 유전체 재료이거나 이를 포함할 수 있다. 일부 실시 예에서, 측벽 스페이서 구조(134)는 상부 하드 마스크 층(130) 및/또는 중간 베이스 유전체 층(116)과 동일한 유전체 재료이거나 이를 포함한다. 일부 실시 예에서, 측벽 스페이서 구조(134)는 도 2a 및 2b 중 임의의 것에서와 같이 상부 레이아웃을 갖는다. 측벽 스페이서 구조(134)를 형성하기 위한 공정은 예를 들어, 1) 다층 하드 마스크 막(804)을 덮고 개구(902)를 또한 라이닝하는 스페이서 층(spacer layer)를 성막하는 단계; 및 2) 스페이서 층을 에칭 백(etching back)하는 단계를 포함할 수 있다. 그러나 다른 적절한 공정도 가능한다.
도 11의 단면도(1100)에 의해 예시된 바와 같이, 개구(902)를 통해 상부 베이스 유전체 층(114) 내로 제1 에칭이 수행된다. 제1 에칭은 상부 베이스 유전체 층(114)을 수직으로 에칭하고, 중간 베이스 유전체 층(116) 상에서 정지하여, 개구(902)를 중간 베이스 유전체 층(116)으로 연장한다. 따라서, 중간 베이스 유전체 층(116)은 에칭 정지부로서의 역할을 한다. 또한, 제1 에칭은 측벽 스페이서 구조(134) 및 제1 반도체 층(802) 아래의 개구(902)를 연장하도록 상부 베이스 유전체 층(114)을 측 방향으로 에칭한다. 따라서, 제1 에칭은 측벽 스페이서 구조(134) 및 제1 반도체 층(802)을 언더컷한다.
제1 에칭은 중간 베이스 유전체 층(116)에 대한 에칭 속도(etch rate)에 비해 상부 베이스 유전체 층(114)에 대한 높은 에칭 속도를 갖는 에칭제를 사용한다. 높은 에칭 속도는 예를 들어 중간 베이스 유전체 층(116)에 대한 에칭 속도보다 약 10-40 배, 약 20-30 배, 약 20 배 또는 약 30배 높을 수 있다. 그러나 다른 적절한 배수도 가능하다. 일부 실시 예에서, 에칭제는 또한 상부 하드 마스크 층(130)에 대한 에칭 속도 및/또는 측벽 스페이서 구조(134)에 대한 에칭 속도에 비해 상부 베이스 유전체 층(114)에 대한 높은 에칭 속도를 갖는다. 예를 들어, 제1 에칭이 습식 에칭에 의해 수행되지만 다른 적절한 타입의 에칭도 가능하다. 제1 에칭이 습식 에칭에 의해 수행되는 일부 실시 예에서, 에칭제는 예를 들어 탈이온수 및 1 % 플루오르화수소(1% hydrogen fluoride by mass)를 포함하는 습식 에칭제일 수 있다. 그러나, 다른 적합한 습식 에칭제 및/또는 질량 백분율도 적용 가능하다.
제1 에칭이 완료되면, 개구(902)는 제1 반도체 층(802) 아래로 거리(D3)만큼 연장된다. 거리(D3)는 예를 들어, 약 1-10 나노미터, 약 10-20 나노미터, 또는 어떤 다른 적절한 양일 수 있다. 이하에서 알 수 있는 바와 같이, 에칭 정지부로서 중간 유전체 층(116)의 사용과 함께 측면 에칭은 형성되는 BJT를 위한 베이스의 구성 요소들 사이의 접촉 면적의 증가를 용이하게 한다. 증가된 접촉 면적은 베이스의 저항을 감소시켜, BJT의 전이 시간을 감소시킨다. 이것은 결국 BJT의 전이 주파수, BJT의 최대 발진 주파수 및 BJT의 다른 적절한 파라미터를 향상시킨다. 거리(D3)가 너무 작으면(예를 들어, 약 1 나노미터 또는 기타 적절한 값보다 작으면) 접촉 면적이 작을 수 있고, 따라서 BJT의 성능이 저하될 것이다. 거리(D3)가 너무 큰 경우(예를 들어, 약 20 나노미터 또는 어떤 다른 적절한 값보다 큰 경우), 제1 반도체 층(802)은 제1 에칭 동안 또는 후속 에칭 중에 개구(902) 내로 붕괴될 수 있다.
도 12의 단면도(1200)에 의해 도시된 바와 같이, 제2 에칭이 개구(902)를 통해 중간 베이스 유전체 층(116) 내로 수행된다. 제2 에칭은 중간 베이스 유전체 층(116)을 수직으로 에칭하고, 하부 베이스 유전체 층(112) 상에서 정지하여, 개구(902)를 하부 베이스 유전체 층(112)으로 연장한다. 따라서, 하부 베이스 유전체 층(112)은 에칭 정지부 역할을 한다. 또한, 제2 에칭은 이방성이고 측면 에칭이 거의 없거나 전혀 없기 때문에, 개구(902)의 폭(Wo)은 상부 베이스 유전체 층(114)에서보다 중간 베이스 유전체 층(116)에서 더 작다. 이것은 예를 들어, 이후에 노출되는 컬렉터(118)의 면적을 최소화하고 따라서 컬렉터(118)에 대한 손상을 최소화할 수 있다. 컬렉터(118)에 대한 손상을 최소화함으로써 누설 전류가 감소될 수 있고 형성되는 BJT의 성능이 향상될 수 있다. 대안적인 실시 예에서, 제2 에칭은 등방성일 수 있고 따라서 측면 에칭을 가질 수 있다. 그러나, 이것은 컬렉터(118)에 대한 증가된 손상을 희생시킬 수 있다.
제2 에칭은 하부 베이스 유전체 층(112)에 대한 에칭 속도에 비해 중간 베이스 유전체 층(116)에 대한 높은 에칭 속도를 갖는 에칭제를 사용한다. 높은 에칭 속도는 예를 들어 하부 베이스 유전체 층(112)에 대한 에칭 속도보다 약 10-40 배, 약 20-30 배, 약 20 배, 약 30배 클 수 있다. 그러나 다른 적절한 배수도 가능하다. 일부 실시 예에서, 에칭제는 또한 하부 베이스 유전체 층(112)에 대한 에칭 속도에 비해 상부 하드 마스크 층(130) 및/또는 측벽 스페이서 구조(134)에 대한 높은 에칭 속도를 갖는다. 따라서, 상부 하드 마스크 층(130)의 두께 및/또는 측벽 스페이서 구조(134)의 높이가 감소될 수 있다. 예를 들어, 제2 에칭은 건식 에칭에 의해 수행될 수 있지만, 다른 적절한 타입의 에칭도 가능하다.
도 13의 단면도(1300)에 의해 도시된 바와 같이, 제3 에칭이 개구(902)를 통해 하부 베이스 유전체 층(112) 내로 수행된다. 제3 에칭은 하부 베이스 유전체 층(112)을 수직으로 에칭하고, 컬렉터(118) 상에서 정지하여, 개구(902)를 컬렉터(118)로 연장한다. 또한, 제3 에칭은 개구(902)를 제1 반도체 층(802) 아래로 더 연장하기 위해 상부 베이스 유전체 층(114)을 측 방향으로 에칭한다. 다시 말해서, 제3 에칭은 제1 반도체 층(802)을 더 언더컷한다.
제3 에칭은 컬렉터(118)에 대한 에칭 속도에 비해 하부 베이스 유전체 층(112)에 대한 높은 에칭 속도를 가진 에칭제를 사용한다. 높은 에칭 속도는 예를 들어 컬렉터(118)에 대한 에칭 속도보다 약 10-40 배, 약 20-30 배, 약 20 배, 또는 약 30 배 클 수 있다. 그러나 다른 적절한 배수도 가능하다. 높은 에칭 속도가 컬렉터(118)에 대한 에칭 속도에 비해 높기 때문에, 컬렉터(118)로의 오버 에칭은 낮을 수 있고 따라서 오버 에칭으로부터 컬렉터(118)에 대한 손상이 낮을 수 있다. 이것은 낮은 누설 전류로 이어질 수 있으며 따라서 형성되는 BJT의 성능을 향상시킬 수 있다.
일부 실시 예에서, 에칭제는 또한 중간 베이스 유전체 층(116)에 대한 에칭 속도에 비해 하부 베이스 유전체 층(112)에 대한 높은 에칭 속도를 갖는다. 따라서, 중간 베이스 유전체 층(116)은 하부 베이스 유전체 층(116)의 하부(underlying) 부분을 마스킹한다. 이것은 상부 베이스 유전체 층(114)에서보다 하부 베이스 유전체 층(112)에서 개구(902)의 폭(Wo)을 더 작게 한다. 폭(Wo)은 하부 베이스 유전체 층(112)에서 더 작을 수 있기 때문에, 개구(902)에서 컬렉터(118)의 노출된 영역은 낮을 수 있다. 따라서, 오버 에칭 및 주변 환경에 대한 노출로부터 컬렉터(118)에 대한 손상이 낮을 수 있다. 낮은 손상은 낮은 누설 전류로 이어질 수 있으므로 형성되는 BJT의 성능을 향상시킬 수 있다. 일부 실시 예에서, 에칭제는 또한 상부 하드 마스크 층(130)에 대한 에칭 속도 및/또는 측벽 스페이서 구조(134)에 대한 에칭 속도에 비해 하부 베이스 유전체 층(112)에 대한 높은 에칭 속도를 갖는다.
일부 실시 예에서, 에칭제는 상부 베이스 유전체 층(114)에 대해 하부 베이스 유전체 층(112)에 대해서와 동일한 에칭 속도를 갖는다. 일부 실시 예에서, 에칭제는 중간 베이스 유전체 층(116)에 대한 에칭 속도, 상부 하드 마스크 층(130)에 대한 에칭 속도, 측벽 스페이서 구조(134)에 대한 에칭 속도, 컬렉터(118)에 대한 에칭 속도, 또는 이들의 임의의 조합에 비해 상부 베이스 유전체 층(114)에 대해 높은 에칭 속도를 갖는다.
예를 들어, 제3 에칭은 습식 에칭에 의해 수행될 수 있지만, 다른 적절한 타입의 에칭도 가능하다. 제3 에칭이 습식 에칭에 의해 수행되는 일부 실시 예에서, 에칭제는 예를 들어 탈이온수 및 1 % 플루오르화수소를 포함하는 습식 에칭제일 수 있다. 그러나, 다른 적합한 습식 에칭제 및/또는 질량 백분율도 가능하다. 일부 실시 예에서, 제1 및 제3 에칭은 동일한 에칭제를 사용한다.
제3 에칭이 완료되면, 개구(902)는 거리(D4)만큼 제1 반도체 층(802) 아래로 연장된다. 거리(D4)는 도 11의 거리(D3)보다 크고, 예를 들어 약 10-50 나노미터, 약 10-30 나노미터, 약 30-50 나노미터, 또는 다른 적절한 양일 수 있다. 이하에서 알 수 있는 바와 같이, 거리(D4)는 형성되는 BJT에 대한 베이스의 구성 요소들 사이의 중첩에 대응한다. 거리(D4)가 클수록 구성 요소들 사이의 접촉 면적이 커진다. 거리(D4)가 너무 작으면(예를 들어, 약 10 나노미터 또는 어떤 다른 적절한 값보다 작으면) 접촉 면적이 작아져서, BJT의 성능이 저하될 것이다. 거리(D4)가 너무 큰 경우(예를 들어, 약 50 나노미터 또는 어떤 다른 적절한 값보다 큰 경우), 제1 반도체 층(802)은 개구(902) 내로 붕괴될 수 있고 수율이 낮을 수 있다.
도 14의 단면도(1400)에 의해 도시된 바와 같이, 하부 베이스 구조(108)가 개구(902)의 바닥에서 개구(902)를 부분적으로 채우면서 성막된다. 성막이 완료되면, 하부 베이스 구조(108)가 컬렉터(118) 위에 놓여지고 컬렉터(118)와 직접 접촉한다. 또한, 하부 베이스 구조(108)는 제1 반도체 층(802) 아래에 있고 접촉 면적(120)에서 제1 반도체 층(802)과 직접 접촉한다. 도 12의 측면 에칭 때문에, 접촉 면적(120)은 클 수 있다.
접촉 면적(120)이 클 수 있기 때문에, 하부 베이스 구조(108)와 제1 반도체 층(802) 사이의 접촉 저항(예를 들어, 접촉 면적(120)에서의 저항)이 작을 수 있다. 후술하는 바와 같이, 상부 베이스 구조는 제1 반도체 층(802)으로부터 형성되고, 하부 베이스 구조(108) 및 상부 베이스 구조는 형성되는 BJT의 베이스를 집합적으로 정의한다. 접촉 면적(120)이 클 수 있기 때문에, 하부 베이스 구조(108)와 상부 베이스 구조 사이의 저항이 작을 수 있고 따라서 베이스의 전체 저항이 작을 수 있다. 베이스의 저항이 작을 수 있기 때문에 BJT를 통과하는 전류가 클 수 있으므로 BJT의 전이 시간이 작을 수 있다. 큰 전류와 작은 전이 시간으로 인해 BJT의 전이 주파수와 BJT의 최대 발진 주파수가 높을 수 있다.
하부 베이스 구조(108)는 컬렉터(118) 및 제1 반도체 층(802)과 상이한 밴드 갭을 갖는 반도체 물질이며, 따라서 하부 베이스 구조(108)는 이종 접합에서 컬렉터(118) 및 제1 반도체 층(802)과 직접 접촉한다. 일부 실시 예에서, 하부 베이스 구조(108)는 컬렉터(118) 및/또는 제1 반도체 층(802)보다 낮은 밴드 갭을 갖는다. 또한, 하부 베이스 구조(108)는 제1 반도체 층(802)과 동일한 도핑 타입 및 컬렉터(119)와 반대되는 도핑 타입을 갖는다. 하부 베이스 구조(108)는 예를 들어, 실리콘 게르마늄, 게르마늄, 어떤 다른 적절한 반도체, 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도 15의 단면도(1500)에 의해 도시된 바와 같이, 제2 반도체 층(1502)이 다층 하드 마스크 막(804)을 덮고 개구(902)를 채우면서 성막된다(예를 들어, 도 14 참조). 또한, 제2 반도체 층(1502)은 하부 베이스 구조(108) 위에 성막되고 하부 베이스 구조(108)와 직접 접촉한다.
제2 반도체 층(1502)은 하부 베이스 구조(108)와 상이한 밴드 갭을 갖는 반도체 재료이므로, 제2 반도체 층(1502)이 이종 접합에서 하부 베이스 구조(108)와 직접 접촉한다. 일부 실시 예에서, 제2 반도체 층(1502)은 하부 베이스 구조(108)보다 더 높은 밴드 갭을 갖는다. 또한, 일부 실시 예에서, 제2 반도체 층(1502)은 제1 반도체 층(802) 및/또는 컬렉터(118)와 동일하거나 유사한 밴드 갭을 갖는다. 제2 반도체 층(1502)은 하부 베이스 구조(108) 및/또는 제1 반도체 층(802)과 반대의 도핑 타입을 갖는다. 또한, 제2 반도체 층(1502)은 컬렉터(118)와 동일한 도핑 타입을 가진다. 제2 반도체 층(1502)은, 예를 들어, 폴리실리콘 및/또는 어떤 다른 적절한 반도체 재료(들)일 수 있다. 일부 실시 예에서, 제2 반도체 층(1502)은 제1 반도체 층(802)과 동일한 재료이다.
도 16의 단면도(1600)에 의해 도시된 바와 같이, 다층 하드 마스크 막(804)(예를 들어, 도 15 참조) 및 제2 반도체 층(1502)(예를 들어, 도 15 참조)이 패터닝되어, 각각 하드 마스크(126) 및 이미터(132)를 형성한다. 이미터(132)는 예를 들어 도 2a 및 2b 중 임의의 것에서와 같은 상부 레이아웃 또는 어떤 다른 적절한 상부 레이아웃을 가질 수 있다. 패터닝은 예를 들어, 1) 제2 반도체 층(1502) 위에 마스크(1602)를 형성하는 단계; 2) 마스크(1602)를 제자리에 두고, 다층 하드 마스크 막(804) 및 제2 반도체 층(1502)을 에칭하는 단계; 및 3) 마스크(1602)를 제거하는 단계를 포함할 수 있다. 그러나, 패터닝을 위한 다른 적절한 공정이 가능하다. 마스크(1602)는 예를 들어 포토리소그래피에 의해 형성된 포토레지스트 마스크 또는 어떤 다른 적절한 타입의 마스크일 수 있다. 예를 들어, 에칭은 건식 에칭에 의해 수행될 수 있지만, 다른 적절한 타입의 에칭도 가능하다.
도 17의 단면도(1700)에 의해 도시된 바와 같이, 제1 반도체 층(802)(예를 들어, 도 16 참조)은 상부 베이스 구조(110)를 형성하도록 패터닝된다. 상부 베이스 구조(110)는 예를 들어 도 2a 및 2b 중 임의의 것에서와 같은 상부 레이아웃 또는 어떤 다른 적절한 상부 레이아웃을 가질 수 있다. 하부 및 상부 베이스 구조(108, 110)는 집합적으로 베이스(106)를 정의하고, 베이스(106), 컬렉터(118) 및 이미터(132)는 집합적으로 BJT(102)를 정의한다. 전술한 바와 같이, 하부 및 상부 베이스 구조(108, 110) 사이의 접촉 면적(120)은 도 11의 측면 에칭으로 인해 크다. 큰 접촉 면적은 베이스(106)의 저항을 감소시키고 BJT(102)의 성능을 향상시킨다. 예를 들어, BJT(102)의 전이 주파수, BJT(102)의 최대 발진 주파수 및 BJT(102)의 다른 적절한 파라미터는 감소된 저항에 의해 향상될 수 있다.
패터닝은 예를 들어, 1) 이미터(132) 위에 마스크(1702)를 형성하는 단계; 2) 마스크(1702)를 제자리에 두고 제1 반도체 층(802)을 에칭하는 단계; 3) 마스크(1702)를 제거하는 단계를 포함할 수 있다. 그러나, 패터닝을 위한 다른 적절한 공정이 가능하다. 마스크(1702)는 예를 들어 포토리소그래피에 의해 형성된 포토레지스트 마스크 또는 어떤 다른 적절한 타입의 마스크일 수 있다. 예를 들어, 에칭은 건식 에칭에 의해 수행될 수 있지만, 다른 적절한 타입의 에칭도 가능하다.
도 18의 단면도(1800)에 의해 도시된 바와 같이, 상호 연결 구조(602)는 BJT(102)를 덮고 BJT(102)와 전기적으로 결합되어 형성된다. 상호 연결 구조(602)는 복수의 배선(604), 복수의 컨택트(606) 및 복수의 비아(608)(이 중 하나만 도시 됨)를 포함한다. 배선(604)은 상호 연결 유전체 층(610)에서 컨택트(606) 및 비아(608)와 함께 적층되고 BJT(102)로부터 이어지는 전도성 경로를 정의한다. 컨택트(606)는 베이스(106) 및 이미터(132)로부터 연장되고, 배선(604) 및 비아(608)는 컨택트(606)를 덮고 컨택트(606)와 전기적으로 연결된다. 상호 연결 구조(602)가 2 개의 레벨의 배선 및 단일 레벨의 비아를 가지는 것으로 도시되어 있지만, 상호 연결 구조(602)는 대안적인 실시 예에서 추가 레벨의 배선 및/또는 추가 레벨의 비아를 포함할 수 있다.
도 7-18이 방법을 참조하여 설명되었지만, 도 7-18에 도시된 구조가 방법에 국한되지 않고 방법과 별도로 독립적일 수 있다는 것을 이해할 것이다. 도 7-18은 일련의 행위(act)로 설명되지만, 행위의 순서는 다른 실시 예에서 변경될 수 있음을 이해할 것이다. 도 7-18은 특정 행위의 세트를 도시하고 기술하지만, 도시 및/또는 기술된 일부 행위는 다른 실시 예에서 생략될 수 있다. 또한, 도시 및/또는 기술되지 않은 행위가 다른 실시 예에 포함될 수 있다.
도 19를 참조하면, 도 7-18의 방법의 일부 실시 예의 블록도(1900)가 제공된다.
1902에서, 컬렉터를 정의하고 제1 도핑 타입을 갖는 도핑된 영역이 반도체 기판에 형성된다. 예를 들어, 도 7을 참조하라.
1904에서, 다층 베이스 유전체 막이 반도체 기판 위에 성막되고, 여기서 다층 유전체 막은 하부 유전체 층, 상부 유전체 층, 및 하부 층과 상부 층 사이의 중간 유전체 층을 포함한다. 예를 들어, 도 8을 참조하라.
1906에서, 제1 도핑 타입에 반대되는 제2 도핑 타입을 갖는 제1 반도체 층이 다층 베이스 유전체 막 위에 성막된다. 예를 들어, 도 8을 참조하라.
1908에서, 하드 마스크 층이 제1 반도체 층 위에 성막된다. 예를 들어, 도 8을 참조하라.
1910에서, 하드 마스크 층 및 제1 반도체 층이 패터닝되어 다층 베이스 유전체 막을 노출시키고 컬렉터 위에 놓이는 개구를 형성한다. 예를 들어, 도 9를 참조하라.
1912에서, 측벽 스페이서 구조가 개구의 측벽 상에 형성된다. 예를 들어, 도 10을 참조하라.
1914에서, 제1 에칭이 상부 유전체 층 내로 수행되어 개구를 중간 유전체 층으로 연장하고 개구를 제1 반도체 층 아래로 측 방향으로 연장하며, 여기서 중간 유전체 층은 제1 에칭에 대한 에칭 정지부 역할을 한다. 예를 들어, 도 11을 참조하라.
1916에서, 중간 유전체 층 및 하부 유전체 층을 통해 개구를 컬렉터로 연장하기 위해 추가 에칭이 수행된다. 예를 들어, 도 12 및 13을 참조하라.
1918에서, 하부 베이스 구조가 개구의 바닥에서 개구를 부분적으로 채우면서 성막되고, 여기서 하부 베이스 구조는 제2 도핑 타입을 갖는 반도체이고 이종 접합에서 컬렉터 및 제1 반도체 층과 직접 접촉한다. 예를 들어, 도 14를 참조하라.
1920에서, 제2 반도체 층이 하부 베이스 구조 위의 개구를 채우고 하드 마스크 층을 덮으면서 성막되며, 여기서 제2 반도체 층은 제1 도핑 타입을 갖는다. 예를 들어, 도 15를 참조하라.
1922에서, 제1 및 제2 반도체 층은 각각 상부 베이스 구조 및 이미터를 형성하도록 패터닝되며, 여기서 하부 및 상부 베이스 구조는 베이스를 정의하기 위해 직접 접촉한다. 예를 들어, 도 16 및 17을 참조하라.
1924에서, 상호 연결 구조가 컬렉터, 이미터 및 베이스에 의해 정의된 BJT 위에 형성되고 BJT와 전기적으로 결합된다. 예를 들어, 도 18을 참조하라.
도 19의 블록도(1900)가 여기에서 일련의 행위 또는 이벤트으로 도시되고 기술되었지만, 그러한 행위 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 일부 행위는 본 명세서에 도시 및/또는 기술된 것과는 별개로 상이한 순서로 및/또는 다른 행위 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 측면 또는 실시 예를 구현하는 데 도시된 모든 행위가 필요한 것은 아니며, 본 명세서에 설명된 행위 중 하나 이상은 하나 이상의 개별 행위 및/또는 단계에서 수행될 수 있다.
도 20-30을 참조하면, 상부 베이스 구조 및 이미터가 리세스에 형성되는 BJT를 형성하기 위한 방법의 일부 실시 예의 일련의 단면도(2000-3000)가 제공된다. 예를 들어, 방법은 도 3e에 도시되고 기술된 실시 예들 또는 다른 적절한 실시 예들에 따라 BJT를 형성하기 위해 사용될 수 있다.
도 20의 단면도(2000)에 의해 도시된 바와 같이, 제1 트렌치 분리 구조(124), 제2 트렌치 분리 구조(402) 및 컬렉터(118)는 도 7과 관련하여 설명된 바와 같이 반도체 기판(122)에 형성된다.
또한 도 20의 단면도(2000)에 의해 도시된 바와 같이, 베이스 유전체 층(306)은 반도체 기판(122) 위에 성막된다. 베이스 유전체 층(306)은 예를 들어, 산화규소, 산질화규소, 또는 어떤 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 또한, 베이스 유전체 층(306)은 예를 들어 CVD, PVD, 열 산화, 어떤 다른 적절한 성막 공정(들), 또는 이들의 임의의 조합에 의해 성막될 수 있다.
일부 실시 예에서, 베이스 유전체 층(306)의 두께(T)는 약 250-400 옹스트롬, 약 250-325 옹스트롬, 약 325-400 옹스트롬, 약 350 옹스트롬, 또는 어떤 다른 적절한 값이다. 두께(T)가 너무 작으면(예를 들어, 약 250 옹스트롬 또는 다른 적절한 값보다 작으면) 누설 전류가 높을 수 있다. 이는 결국 형성되는 BJT의 성능에 부정적인 영향을 미칠 수 있다. 두께(T)가 너무 크면(예를 들어, 약 400 옹스트롬 또는 다른 적절한 값보다 크면), 이후에 형성되는 하부 베이스 구조는 너무 두꺼울 수 있으므로 BJT의 베이스는 높은 저항을 가질 수 있다. 높은 저항은 결국 BJT의 전이 주파수, BJT의 최대 진동 주파수 및 BJT의 기타 적절한 파라미터에 부정적인 영향을 미칠 수 있다.
도 21의 단면도(2100)에 의해 도시된 바와 같이, 베이스 유전체 층(306)은 컬렉터(118) 위에 놓이는 리세스(2102)를 정의하도록 패터닝된다. 리세스(2102)는 베이스 유전체 층(306)을 통해 부분적으로 연장되지만 완전하지는 않으므로, 베이스 유전체 층(306)은 리세스(2102)를 컬렉터(118)로부터 분리시킨다. 이후에 설명되는 바와 같이, 리세스(2102)는 형성되는 BJT의 저항의 감소를 촉진할 수 있고 따라서 BJT의 성능의 향상을 촉진할 수 있다.
패터닝은 예를 들어, 1) 베이스 유전체 층(306) 위에 리세스(2102)의 레이아웃을 갖는 마스크(2104)를 형성하는 단계; 2) 마스크(2104)를 제자리에 두고 베이스 유전체 층(306)을 에칭하는 단계; 3) 마스크(2104)를 제거하는 단계를 포함할 수 있다. 그러나, 패터닝을 위한 다른 적절한 공정이 가능하다. 마스크(2104)는 예를 들어, 포토리소그래피에 의해 형성된 포토레지스트 마스크 또는 어떤 다른 적절한 타입의 마스크일 수 있다. 예를 들어, 에칭은 건식 에칭에 의해 수행될 수 있지만, 다른 적절한 타입의 에칭도 가능하다.
도 22의 단면도(2200)에 의해 도시된 바와 같이, 제1 반도체 층(802) 및 다층 하드 마스크 막(804)이 베이스 유전체 층(306) 위에 적층되고 리세스(2102)를 라이닝하며 성막된다(예를 들어, 도 21 참조). 다층 하드 마스크 막(804)은 제1 반도체 층(802) 위에 놓이고 하부 하드 마스크 층(128) 및 상부 하드 마스크 층(130)을 포함한다. 대안적인 실시 예에서, 하부 하드 마스크 층(128) 및/또는 상부 하드 마스크 층(130)은 생략된다. 제1 반도체 층(802) 및 다층 하드 마스크 막(804)은 도 8과 관련하여 설명된 바와 같이 성막된다.
도 23 및 24의 단면도(2300, 2400)에 의해 도시된 바와 같이, 도 9 및 10에서의 행위는 다층 베이스 유전체 막(104) 대신 베이스 유전체 층(306)을 사용하여 수행된다. 도 23에서, 다층 하드 마스크 막(804) 및 제1 반도체 층(802)이 패터닝되어 도 9와 관련하여 설명된 바와 같이 컬렉터(118) 위에 놓이고 베이스 유전체 층(306)을 노출시키는 개구(902)를 형성한다. 도 24에서, 측벽 스페이서 구조(134)가 도 10과 관련하여 설명된 바와 같이 개구(902)의 측벽 상에 형성된다.
도 25의 단면도(2500)에 의해 도시된 바와 같이, 에칭은 개구(902)를 통해 베이스 유전체 층(306) 내로 수행된다. 에칭은 베이스 유전체 층(306)을 수직으로 에칭하고 컬렉터(118) 상에서 정지하여, 개구(902)를 컬렉터(118)로 연장한다. 또한, 에칭은 측벽 스페이서 구조(134) 및 제1 반도체 층(802) 아래로 개구(902)를 연장하기 위해 베이스 유전체 층(306)을 측 방향으로 에칭한다. 따라서, 에칭은 측벽 스페이서 구조(134) 및 제1 반도체 층(802)을 언더컷한다.
에칭은 컬렉터(118)로의 오버 에칭이 낮도록 컬렉터(118)의 에칭 속도에 비해 베이스 유전체 층(306)에 대한 높은 에칭 속도를 갖는 에칭제를 사용한다. 낮은 오버 에칭으로 인해, 오버 에칭으로부터 컬렉터(118)에 대한 손상이 낮을 수 있다. 높은 에칭 속도는 예를 들어 컬렉터(118)에 대한 에칭 속도보다 약 10-40 배, 약 20-30 배, 약 20 배, 또는 약 30 배 더 클 수 있다. 그러나 다른 적절한 배수도 가능한다. 일부 실시 예에서, 에칭제는 또한 상부 하드 마스크 층(130)에 대한 에칭 속도 및/또는 측벽 스페이서 구조(134)에 대한 에칭 속도에 비해 베이스 유전체 층(306)에 대한 높은 에칭 속도를 갖는다. 예를 들어, 에칭은 습식 에칭에 의해 수행되지만 다른 적절한 타입의 에칭도 가능하다. 에칭이 습식 에칭에 의해 수행되는 일부 실시 예에서, 에칭제는 예를 들어 탈이온수 및 1 % 플루오르화수소를 포함하는 습식 에칭제일 수 있다. 그러나, 다른 적합한 습식 에칭제 및/또는 질량 백분율도 가능하다.
에칭이 완료되면, 개구(902)의 바닥 부분은 제1 반도체 층(802) 아래로 연장되는 직사각형 프로파일(예를 들어, 폭 대 높이의 높은 비율을 갖는 프로파일)을 갖는다. 또한, 도 21에서 형성된 리세스(2102)(도 21 참조) 때문에, 제1 반도체 층(802)은 베이스 유전체 층(306)의 상부 코너 주위를 감싸고 베이스 유전체 층(306)의 상부면 아래로 연장된다. 결과적으로, 제1 반도체 층(802)의 바닥면과 반도체 기판(122) 사이의 간격(separation)(S)이 감소된다. 간격(S)이 감소되기 때문에, 개구(902)의 바닥 부분은 리세스(2102)가 형성되지 않은 경우보다 더 길쭉한 프로파일을 갖는다.
간격(S)을 감소시킴으로써, 에칭은 제1 반도체 층(802)의 바닥면으로부터 베이스 유전체 층(306)을 보다 효율적으로 제거(clear)한다는 것이 인식되었다. 따라서, 더 많은 바닥면이 개구(902)에서 노출된다. 후술하는 바와 같이, 이것은 형성되는 BJT를 위한 베이스의 구성 요소들 간의 접촉 면적을 증가시킨다. 증가된 접촉 면적은 베이스의 저항을 감소시켜 BJT의 전이 시간을 감소시킨다. 이것은 결국 BJT의 전이 주파수, BJT의 최대 발진 주파수 및 BJT의 다른 적절한 파라미터를 향상시킨다.
도 26-30의 단면도(2600-3000)에 의해 도시된 바와 같이, 도 14-18에서의 행위가 각각 수행된다. 도 26에서, 하부 베이스 구조(108)는 도 14와 관련하여 설명된 바와 같이 개구(902)의 바닥에서 개구(902)를 부분적으로 채우며 성막된다. 도 21에 형성된 리세스(예를 들어, 도 21 참조)는 제1 반도체 층(802)의 더 많은 부분이 개구(902)에서 노출되도록 초래하여, 하부 베이스 구조(108)와 제1 반도체 층(802) 사이의 접촉 면적(120)이 크고, 형성되는 BJT의 성능이 향상된다. 도 27에서, 제2 반도체 층(1502)이 도 15와 관련하여 설명된 바와 같이 다층 하드 마스크 막(804)을 덮고 개구(902)(예를 들어, 도 26 참조)를 채우면서 성막된다. 도 28에서, 다층 하드 마스크 막(804)(예를 들어, 도 27 참조) 및 제2 반도체 층(1502)(예를 들어, 도 27 참조)은 각각 도 16과 관련하여 설명된 바와 같이 하드 마스크(126) 및 이미터(132)를 형성하도록 패터닝된다. 도 29에서, 제1 반도체 층(802)(예를 들어, 도 28 참조)은 도 17과 관련하여 설명된 바와 같이 상부 베이스 구조(110)를 형성하도록 패터닝된다. 하부 및 상부 베이스 구조(108, 110)는 집합적으로 베이스(106)를 정의하고, 베이스(106), 컬렉터(118) 및 이미터(132)는 집합적으로 BJT(102)를 정의한다. 도 30에서, 상호 연결 구조(602)는 도 18과 관련하여 설명된 바와 같이 BJT(102)를 덮고 BJT(102)와 전기적으로 결합되어 형성된다.
도 20-30이 방법을 참조하여 기술되었지만, 도 20-30에 도시된 구조가 방법에 국한되지 않고 방법과 별도로 독립적일 수 있다는 것이 이해될 것이다. 도 20-30은 일련의 행위로서 설명되지만, 행위의 순서는 다른 실시 예에서 변경될 수 있음을 이해할 것이다. 도 20-30은 특정 행위 세트를 도시하고 기술하지만, 도시 및/또는 기술된 일부 행위는 다른 실시 예에서 생략될 수 있다. 또한, 도시 및/또는 기술되지 않은 행위가 다른 실시 예에 포함될 수 있다.
도 31을 참조하면, 도 20-30의 방법의 일부 실시 예의 블록도(3100)가 제공된다.
3102에서, 컬렉터를 정의하고 제1 도핑 타입을 갖는 도핑된 영역이 반도체 기판에 형성된다. 예를 들어, 도 20을 참조하라.
3104에서, 베이스 유전체 층이 반도체 기판 위에 성막된다. 예를 들어, 도 20을 참조하라.
3106에서, 베이스 유전체 층은 컬렉터 위에 놓이는 리세스를 형성하도록 패터닝된다. 예를 들어, 도 21을 참조하라.
3108에서, 제1 도핑 타입에 반대되는 제2 도핑 타입을 갖는 제1 반도체 층이 베이스 유전체 층 위에 성막된다. 예를 들어, 도 22를 참조하라.
3110에서, 하드 마스크 층이 제1 반도체 층 위에 성막된다. 예를 들어, 도 22를 참조하라.
3112에서, 하드 마스크 층 및 제1 반도체 층이 패터닝되어, 베이스 유전체 층을 노출시키고 컬렉터 위에 놓이는 개구를 형성한다. 예를 들어, 도 23을 참조하라.
3114에서, 측벽 스페이서 구조가 개구의 측벽 상에 형성된다. 예를 들어, 도 24를 참조하라.
3116에서, 개구를 컬렉터로 연장하고 개구를 제1 반도체 층 아래로 측 방향으로 연장하기 위해 에칭이 베이스 유전체 층 내로 수행된다. 예를 들어, 도 25를 참조하라.
3118에서, 하부 베이스 구조가 개구의 바닥에서 개구를 부분적으로 채우면서 성막되며, 여기서 하부 베이스 구조는 제2 도핑 타입을 가지며 이종 접합에서 컬렉터 및 제1 반도체 층과 직접 접촉하는 반도체이다. 예를 들어, 도 26을 참조하라.
3120에서, 제2 반도체 층이 하부 베이스 구조 위의 개구를 채우고 하드 마스크 층을 덮으며 성막되며, 여기서 제2 반도체 층은 제1 도핑 타입을 갖는다. 예를 들어, 도 27을 참조하라.
3122에서, 제1 및 제2 반도체 층은 각각 상부 베이스 구조 및 이미터를 형성하도록 패터닝되며, 여기서 하부 및 상부 베이스 구조는 베이스를 정의하기 위해 직접 접촉한다. 예를 들어, 도 28 및 29를 참조하라.
3124에서, 상호 연결 구조가 컬렉터, 이미터 및 베이스에 의해 정의된 BJT 위에 형성되고 BJT와 전기적으로 결합된다. 예를 들어, 도 30을 참조하라.
도 31의 블록도(3100)가 여기에서 일련의 행위 또는 이벤트으로 예시되고 설명되었지만, 그러한 행위 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되어서는 안 된다는 것을 이해할 것이다. 예를 들어, 일부 행위는 본 명세서에 예시 및/또는 설명된 것과는 별개로 상이한 순서로 및/또는 다른 행위 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 측면 또는 실시 예를 구현하는 데 설명된 모든 행위가 필요한 것은 아니며, 본 명세서에 설명된 행위 중 하나 이상이 하나 이상의 개별 행위 및/또는 단계에서 수행될 수 있다.
본 개시는 바이폴라 접합 트랜지스터(bipolar junction transistor, BJT)를 제공하고, 상기 BJT는 기판; 상기 기판 위에 놓이고 하부 유전체 층, 상부 유전체 층, 및 상기 하부 유전체 층과 상부 유전체 층 사이의 중간 유전체 층을 포함하는 유전체 막; 상기 중간 유전체 층 위에 놓이고 상기 중간 유전체 층 및 상기 하부 유전체 층을 통해 상기 기판으로 돌출하는 하부 베이스 구조; 상기 하부 베이스 구조 위에 놓이는 상부 베이스 구조; 및 상기 상부 베이스 구조 위에 놓이고 상기 상부 베이스 구조를 통해 상기 하부 베이스 구조로 연장되는 이미터를 포함하고, 상기 하부 및 상부 베이스 구조는 상이한 반도체이고 이종 접합에서 직접 접촉한다. 일부 실시 예에서, 상기 유전체 막은 제1 유전체 및 제2 유전체를 포함하고, 상기 하부 및 상부 유전체 층은 상기 제1 유전체를 포함하고, 상기 중간 유전체 층은 상기 제2 유전체를 포함한다. 일부 실시 예에서, 상기 하부 베이스 구조는 게르마늄을 포함하고, 상기 상부 베이스 구조는 본질적으로 실리콘으로 구성된다. 일부 실시 예에서, 상기 상부 베이스 구조는 상기 이미터로부터 등지는(facing away) 외부 측벽 및 상기 이미터와 마주보는 내부 측벽을 가지며, 상기 하부 베이스 구조의 측벽은 상기 내부 및 외부 측벽 사이에 측 방향으로 이격되는 상기 중간 유전체 층 위에 측 방향으로 놓인다. 일부 실시 예에서, 상기 하부 베이스 구조는 T 자형 프로파일을 갖는다. 일부 실시 예에서, 상기 이미터는 반도체이고 이종 접합에서 상기 하부 베이스 구조와 직접 접촉한다. 일부 실시 예에서, 상기 하부 베이스 구조의 상부면과 상기 상부 유전체 층의 상부면은 거의 평평하다. 일부 실시 예에서, 상기 기판은 컬렉터를 정의하고 상기 하부 베이스 구조 아래에 놓인 도핑된 영역을 포함하고, 상기 도핑된 영역은 상기 하부 및 상부 베이스 구조와 반대의 도핑 타입을 갖는다.
일부 실시 예에서, 본 개시는 또 다른 BJT를 제공하고, 상기 BJT는 반도체 기판; 상기 반도체 기판 위에 놓이고, 다층 유전체 막 내에 매립된 제1 유전체 층을 포함하는 상기 다층 유전체 막; 상기 다층 유전체 막 위에 놓인 상부 베이스 구조; 상기 다층 유전체 막 내로 삽입되고, 상기 다층 유전체 막을 통하여 상기 반도체 기판으로 연장되는 하부 베이스 구조; 및 상기 상부 베이스 구조를 통해 상기 하부 베이스 구조로 연장되는 이미터를 포함하고, 상기 하부 베이스 구조는 상기 상부 베이스 구조 위에 놓이고 상기 제1 유전체 층 위에 놓이는 제1 측벽을 가지고, 상기 하부 베이스 구조는 상기 제1 측벽으로부터 측 방향으로 오프셋되고 상기 제1 유전체 층의 측벽을 향하고 경계를 이루는 제2 측벽을 또한 가지며, 상기 하부 및 상부 베이스 구조는 상이한 반도체이다. 일부 실시 예에서, 상기 다층 유전체 막은 ONO(oxide-nitride-oxide) 막이고, 상기 제1 유전체 층은 질화물을 포함한다. 일부 실시 예에서, 상기 BJT는 상기 이미터를 상기 상부 베이스 구조로부터 측 방향으로 분리시키는 측벽 스페이서 구조를 더 포함하고, 상기 제2 측벽은 상기 측벽 스페이서 구조 아래에 놓인다. 일부 실시 예에서, 상기 제1 및 제2 측벽은 링 형상이다. 일부 실시 예에서, 상기 하부 베이스 구조의 폭은 위에서 아래로 불연속적으로 감소한다. 일부 실시 예에서, 상기 하부 베이스 구조는 상기 상부 베이스 구조보다 낮은 밴드 갭을 가진다. 일부 실시 예에서, 상기 이미터 및 상기 상부 베이스 구조는 다결정 반도체 재료를 포함한다.
일부 실시 예에서, 본 개시는 또 다른 BJT를 제공하고, 상기 BJT는 바이폴라 접합 트랜지스터(bipolar junction transistor, BJT)에 있어서,
반도체 기판;
상기 반도체 기판 위에 놓인 유전체 막;
상기 유전체 막에 삽입되고, 상기 반도체 기판에 접촉하는 하부 베이스 구조;
상기 하부 베이스 구조 및 상기 유전체 막 위에 놓인 상부 베이스 구조; 및
상기 상부 베이스 구조를 통해 상기 하부 베이스 구조로 연장되는 이미터를 포함하고,
상기 상부 베이스 구조는 상기 유전체 막의 상부면으로부터 상기 유전체 막의 측벽으로 상기 유전체 막의 상부 코너 주위를 감싸고, 상기 상부 베이스 구조는 상기 유전체 막의 측벽을 따라 상기 하부 베이스 구조로 연장되고, 상기 하부 및 상부 베이스 구조는 상이한 반도체이다. 일부 실시 예에서, 상기 하부 베이스 구조는 상기 상부 베이스 구조보다 낮은 밴드 갭을 갖는다. 일부 실시 예에서, 상기 이미터 및 상기 상부 베이스 구조는 다결정 반도체 재료를 포함한다. 일부 실시 예에서, 상기 유전체 막은 ONO 막이다. 일부 실시 예에서, 상기 BJT는 상기 이미터를 상기 상부 베이스 구조로부터 측 방향으로 분리시키는 측벽 스페이서 구조를 더 포함하고, 상기 측벽 스페이서 구조의 바닥면은 상기 유전체 막의 상부면에 대해 리세스된다. 일부 실시 예에서, 상기 상부 베이스 구조의 바닥면 및 상기 이미터의 바닥면은 거의 평평하고 상기 유전체 막의 상부면에 대해 리세스된다. 일부 실시 예에서, 상기 하부 베이스 구조는 만곡된 직사각형(oblong) 프로파일을 가진다.
일부 실시 예에서, 본 개시는 BJT를 형성하는 방법을 제공하고, 상기 방법은 기판 위에 놓이고 하부 유전체 층, 상부 유전체 층, 및 상기 하부 유전체 층과 상기 상부 유전체 층 사이의 중간 유전체 층을 포함하는 막을 성막하는 단계; 상기 막 위에 제1 반도체 층을 성막하는 단계; 상기 막을 노출시키는 개구를 형성하기 위해 상기 제1 반도체 층을 패터닝하는 단계; 상기 개구를 통해 상기 상부 유전체 층 내로 제1 에칭- 상기 제1 에칭은 상기 중간 유전체 층 상에서 정지하고 상기 제1 반도체 층을 측 방향으로 언더컷함 - 을 수행하여, 상기 개구를 상기 중간 유전체 층으로 연장하는 단계; 상기 개구를 상기 기판으로 연장하기 위해 추가 에칭을 수행하는 단계; 상기 개구 내에 적층되고 상기 개구를 채우는 하부 베이스 구조 및 이미터 - 상기 하부 베이스 구조 및 상기 이미터는 반도체임 - 를 형성하는 단계; 및 상부 베이스 구조를 형성하기 위해 상기 제1 반도체 층을 패터닝하는 단계를 포함한다. 일부 실시 예에서, 상기 제1 에칭은 습식 에칭을 포함한다. 일부 실시 예에서, 상기 하부 베이스 구조를 형성하는 단계는 상기 개구의 바닥에서 상기 제1 반도체 층의 바닥면과 직접 접촉하는 상기 하부 베이스 구조를 성막하는 단계를 포함한다. 일부 실시 예에서, 상기 추가 에칭을 수행하는 단계는 상기 개구를 상기 하부 유전체 층으로 연장하기 위해 상기 중간 유전체 층 내로 제2 에칭 - 상기 제2 에칭은 상기 하부 유전체 층 상에서 정지함 - 을 수행하는 단계; 및 상기 개구를 상기 기판으로 연장하기 위해 상기 하부 유전체 층 내로 제3 에칭- 상기 제3 에칭은 상기 기판 상에서 정지함 - 을 수행하는 단계를 포함하고, 상기 제2 및 제3 에칭은 각각 건식 에칭 및 습식 에칭에 의해 수행된다. 일부 실시 예에서, 상기 방법은 상기 기판 내에 도핑된 반도체 영역을 형성하는 단계를 더 포함하고, 상기 도핑된 반도체 영역은 컬렉터를 정의하고 상기 이미터와 동일한 도핑 타입을 가지며, 상기 개구는 상기 도핑된 반도체 영역 위에 놓여서 형성된다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시 예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 여기에 소개된 실시 예의 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 변경을할 수 있음을 인식해야 한다.
<부기>
1. 바이폴라 접합 트랜지스터(bipolar junction transistor, BJT)에 있어서,
기판;
상기 기판 위에 놓이고, 하부 유전체 층, 상부 유전체 층, 및 상기 하부 유전체 층과 상부 유전체 층 사이의 중간 유전체 층을 포함하는 유전체 막;
상기 중간 유전체 층 위에 놓이고, 상기 중간 유전체 층 및 상기 하부 유전체 층을 통해 상기 기판으로 돌출하는 하부 베이스 구조;
상기 하부 베이스 구조 위에 놓이는 상부 베이스 구조 - 상기 하부 및 상부 베이스 구조는, 상이한 반도체들이고, 이종 접합(heterojunction)으로 접촉함 -; 및
상기 상부 베이스 구조 위에 놓이고, 상기 상부 베이스 구조를 통해 상기 하부 베이스 구조로 연장되는 이미터
를 포함하는 바이폴라 접합 트랜지스터(BJT).
2. 제1항에 있어서, 상기 유전체 막은 제1 유전체 및 제2 유전체를 포함하고, 상기 하부 및 상부 유전체 층은 상기 제1 유전체를 포함하고, 상기 중간 유전체 층은 상기 제2 유전체를 포함하는 것인 바이폴라 접합 트랜지스터(BJT).
3. 제1항에 있어서, 상기 하부 베이스 구조는 게르마늄을 포함하고, 상기 상부 베이스 구조는 본질적으로 실리콘으로 구성되는 것인 바이폴라 접합 트랜지스터(BJT).
4. 제1항에 있어서, 상기 상부 베이스 구조는, 상기 이미터로부터 등지는(facing away) 외부 측벽 및 상기 이미터와 마주보는 내부 측벽을 가지며, 상기 하부 베이스 구조의 측벽은, 상기 내부 및 외부 측벽 사이에 측 방향으로 있고 이들로부터 측 방향으로 이격되는 상기 중간 유전체 층 위에 놓이는 것인 바이폴라 접합 트랜지스터(BJT).
5. 제1항에 있어서, 상기 하부 베이스 구조는 T 자형 프로파일을 갖는 것인 바이폴라 접합 트랜지스터(BJT).
6. 제1항에 있어서, 상기 이미터는, 반도체이고, 이종 접합으로 상기 하부 베이스 구조와 직접 접촉하는 것인 바이폴라 접합 트랜지스터(BJT).
7. 제1항에 있어서, 상기 하부 베이스 구조의 상부면과 상기 상부 유전체 층의 상부면은 거의 평평한 것인 바이폴라 접합 트랜지스터(BJT).
8. 제1항에 있어서, 상기 기판은, 컬렉터를 정의하고 상기 하부 베이스 구조의 아래에 놓인 도핑된 영역을 포함하고, 상기 도핑된 영역은 상기 하부 및 상부 베이스 구조와 반대의 도핑 타입을 갖는 것인 바이폴라 접합 트랜지스터(BJT).
9. 바이폴라 접합 트랜지스터(bipolar junction transistor, BJT)에 있어서,
반도체 기판;
상기 반도체 기판 위에 놓인 유전체 막;
상기 유전체 막에 삽입되고, 상기 반도체 기판에 접촉하는 하부 베이스 구조;
상기 하부 베이스 구조 및 상기 유전체 막 위에 놓인 상부 베이스 구조 - 상기 상부 베이스 구조는, 상기 유전체 막의 상부면으로부터 상기 유전체 막의 측벽으로 상기 유전체 막의 상부 코너 주위를 감싸고, 상기 상부 베이스 구조는, 상기 유전체 막의 측벽을 따라 상기 하부 베이스 구조로 연장되고, 상기 하부 및 상부 베이스 구조는 상이한 반도체들임 - ; 및
상기 상부 베이스 구조를 통해 상기 하부 베이스 구조로 연장되는 이미터
를 포함하는 바이폴라 접합 트랜지스터(BJT).
10. 제9항에 있어서, 상기 하부 베이스 구조는, 상기 상부 베이스 구조보다 낮은 밴드 갭을 갖는 것인 바이폴라 접합 트랜지스터(BJT).
11. 제9항에 있어서, 상기 이미터 및 상기 상부 베이스 구조는, 다결정 반도체 재료를 포함하는 것인 바이폴라 접합 트랜지스터(BJT).
12. 제9항에 있어서, 상기 유전체 막은 ONO(oxide-nitride-oxide) 막인 것인 바이폴라 접합 트랜지스터(BJT).
13. 제9항에 있어서,
상기 이미터를 상기 상부 베이스 구조로부터 측 방향으로 분리시키는 측벽 스페이서 구조
를 더 포함하고,
상기 측벽 스페이서 구조의 바닥면은, 상기 유전체 막의 상부면에 대해 리세스되는 것인 바이폴라 접합 트랜지스터(BJT).
14. 제9항에 있어서, 상기 상부 베이스 구조의 바닥면 및 상기 이미터의 바닥면은, 거의 평평하고, 상기 유전체 막의 상부면에 대해 리세스되는 것인 바이폴라 접합 트랜지스터(BJT).
15. 제9항에 있어서, 상기 하부 베이스 구조는, 만곡된 직사각형(oblong) 프로파일을 갖는 것인 바이폴라 접합 트랜지스터(BJT).
16. 바이폴라 접합 트랜지스터(BJT)를 형성하는 방법에 있어서,
기판 위에 놓이고, 하부 유전체 층, 상부 유전체 층, 및 상기 하부 유전체 층과 상기 상부 유전체 층 사이의 중간 유전체 층을 포함하는 막을 성막하는(deposit) 단계;
상기 막 위에 제1 반도체 층을 성막하는 단계;
상기 막을 노출시키는 개구를 형성하기 위해, 상기 제1 반도체 층을 패터닝하는 단계;
상기 개구를 통해 상기 상부 유전체 층 내로 제1 에칭- 상기 제1 에칭은, 상기 중간 유전체 층 상에서 정지하고, 상기 제1 반도체 층을 측 방향으로 언더컷(undercut)함 - 을 수행하여, 상기 개구를 상기 중간 유전체 층으로 연장하는 단계;
상기 개구를 상기 기판으로 연장하기 위해, 적어도 하나의 추가 에칭을 수행하는 단계;
상기 개구 내에 적층되고(stack) 상기 개구를 채우는 하부 베이스 구조 및 이미터 - 상기 하부 베이스 구조 및 상기 이미터는 반도체임 - 를 형성하는 단계; 및
상부 베이스 구조를 형성하기 위해, 상기 제1 반도체 층을 패터닝하는 단계
를 포함하는 바이폴라 접합 트랜지스터(BJT) 형성 방법.
17. 제16항에 있어서, 상기 제1 에칭은 습식 에칭을 포함하는 것인 바이폴라 접합 트랜지스터(BJT) 형성 방법.
18. 제16항에 있어서, 상기 하부 베이스 구조를 형성하는 단계는, 상기 개구의 바닥에서 상기 제1 반도체 층의 바닥면과 직접 접촉하는 상기 하부 베이스 구조를 성막하는 단계를 포함하는 것인 바이폴라 접합 트랜지스터(BJT) 형성 방법.
19. 제16항에 있어서, 상기 적어도 하나의 추가 에칭을 수행하는 단계는:
상기 개구를 상기 하부 유전체 층으로 연장하기 위해, 상기 중간 유전체 층 내로 제2 에칭 - 상기 제2 에칭은 상기 하부 유전체 층 상에서 정지함 - 을 수행하는 단계; 및
상기 개구를 상기 기판으로 연장하기 위해, 상기 하부 유전체 층 내로 제3 에칭- 상기 제3 에칭은 상기 기판 상에서 정지함 - 을 수행하는 단계
를 포함하고,
상기 제2 및 제3 에칭은, 각각 건식 에칭 및 습식 에칭에 의해 수행되는 것인 바이폴라 접합 트랜지스터(BJT) 형성 방법.
20. 제16항에 있어서,
상기 기판 내에 도핑된 반도체 영역을 형성하는 단계
를 더 포함하고,
상기 도핑된 반도체 영역은, 컬렉터를 정의하고 상기 이미터와 동일한 도핑 타입을 가지며, 상기 개구는, 상기 도핑된 반도체 영역 위에 놓여서 형성되는 것인 바이폴라 접합 트랜지스터(BJT) 형성 방법.

Claims (10)

  1. 바이폴라 접합 트랜지스터(bipolar junction transistor, BJT)에 있어서,
    기판;
    상기 기판 위에 놓이고, 하부 유전체 층, 상부 유전체 층, 및 상기 하부 유전체 층과 상부 유전체 층 사이의 중간 유전체 층을 포함하는 유전체 막;
    상기 중간 유전체 층 위에 놓이고, 상기 중간 유전체 층 및 상기 하부 유전체 층을 통해 상기 기판으로 돌출하는 하부 베이스 구조;
    상기 하부 베이스 구조 위에 놓이는 상부 베이스 구조 - 상기 하부 및 상부 베이스 구조는, 상이한 반도체들이고, 이종 접합(heterojunction)으로 접촉함 -; 및
    상기 상부 베이스 구조 위에 놓이고, 상기 상부 베이스 구조를 통해 상기 하부 베이스 구조로 연장되는 이미터
    를 포함하는 바이폴라 접합 트랜지스터(BJT).
  2. 제1항에 있어서, 상기 유전체 막은 제1 유전체 및 제2 유전체를 포함하고, 상기 하부 및 상부 유전체 층은 상기 제1 유전체를 포함하고, 상기 중간 유전체 층은 상기 제2 유전체를 포함하는 것인 바이폴라 접합 트랜지스터(BJT).
  3. 제1항에 있어서, 상기 상부 베이스 구조는, 상기 이미터로부터 등지는(facing away) 외부 측벽, 및 상기 이미터와 마주보는 내부 측벽을 가지며, 상기 하부 베이스 구조의 측벽은, 상기 내부 및 외부 측벽 사이에 측 방향으로 있고 이들로부터 측 방향으로 이격되는 상기 중간 유전체 층 위에 놓이는 것인 바이폴라 접합 트랜지스터(BJT).
  4. 제1항에 있어서, 상기 기판은, 컬렉터를 정의하고 상기 하부 베이스 구조의 아래에 놓인 도핑된 영역을 포함하고, 상기 도핑된 영역은, 상기 하부 및 상부 베이스 구조와는 반대의 도핑 타입을 갖는 것인 바이폴라 접합 트랜지스터(BJT).
  5. 바이폴라 접합 트랜지스터(bipolar junction transistor, BJT)에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 놓이고, 하부 유전체 층, 상부 유전체 층, 및 상기 하부 유전체 층과 상부 유전체 층 사이의 중간 유전체 층을 포함하는 유전체 막;
    상기 유전체 막에 삽입되고, 상기 반도체 기판에 접촉하는 하부 베이스 구조 - 상기 하부 베이스 구조는 상기 중간 유전체 층 위에 놓이고, 상기 중간 유전체 층 및 상기 하부 유전체 층을 통해 상기 기판으로 돌출함 -;
    상기 하부 베이스 구조 및 상기 유전체 막 위에 놓인 상부 베이스 구조 - 상기 상부 베이스 구조는, 상기 유전체 막의 상부면으로부터 상기 유전체 막의 측벽으로 상기 유전체 막의 상부 코너 주위를 감싸고, 상기 상부 베이스 구조는, 상기 유전체 막의 측벽을 따라 상기 하부 베이스 구조로 연장되고, 상기 하부 및 상부 베이스 구조는 상이한 반도체들임 - ; 및
    상기 상부 베이스 구조를 통해 상기 하부 베이스 구조로 연장되는 이미터
    를 포함하는 바이폴라 접합 트랜지스터(BJT).
  6. 제5항에 있어서,
    상기 이미터를 상기 상부 베이스 구조로부터 측 방향으로 분리시키는 측벽 스페이서 구조
    를 더 포함하고,
    상기 측벽 스페이서 구조의 바닥면은, 상기 유전체 막의 상부면에 대해 리세스되는 것인 바이폴라 접합 트랜지스터(BJT).
  7. 제5항에 있어서, 상기 상부 베이스 구조의 바닥면 및 상기 이미터의 바닥면은, 평평하고, 상기 유전체 막의 상부면에 대해 리세스되는 것인 바이폴라 접합 트랜지스터(BJT).
  8. 바이폴라 접합 트랜지스터(BJT)를 형성하는 방법에 있어서,
    기판 위에 놓이고, 하부 유전체 층, 상부 유전체 층, 및 상기 하부 유전체 층과 상기 상부 유전체 층 사이의 중간 유전체 층을 포함하는 막을 성막하는(deposit) 단계;
    상기 막 위에 제1 반도체 층을 성막하는 단계;
    상기 막을 노출시키는 개구를 형성하기 위해, 상기 제1 반도체 층을 패터닝하는 단계;
    상기 개구를 통해 상기 상부 유전체 층 내로 제1 에칭 - 상기 제1 에칭은, 상기 중간 유전체 층 상에서 정지하고, 상기 제1 반도체 층을 측 방향으로 언더컷(undercut)함 - 을 수행하여, 상기 개구를 상기 중간 유전체 층으로 연장하는 단계;
    상기 개구를 상기 기판으로 연장하기 위해, 적어도 하나의 추가 에칭을 수행하는 단계;
    상기 개구 내에 적층되고(stack) 상기 개구를 채우는 하부 베이스 구조 및 이미터 - 상기 하부 베이스 구조 및 상기 이미터는 반도체들임 - 를 형성하는 단계; 및
    상부 베이스 구조를 형성하기 위해, 상기 제1 반도체 층을 패터닝하는 단계
    를 포함하는 바이폴라 접합 트랜지스터(BJT) 형성 방법.
  9. 제8항에 있어서, 상기 하부 베이스 구조를 형성하는 단계는, 상기 개구의 바닥에서 상기 제1 반도체 층의 바닥면과 직접 접촉하는 상기 하부 베이스 구조를 성막하는 단계를 포함하는 것인 바이폴라 접합 트랜지스터(BJT) 형성 방법.
  10. 제8항에 있어서, 상기 적어도 하나의 추가 에칭을 수행하는 단계는:
    상기 개구를 상기 하부 유전체 층으로 연장하기 위해, 상기 중간 유전체 층 내로 제2 에칭 - 상기 제2 에칭은 상기 하부 유전체 층 상에서 정지함 - 을 수행하는 단계; 및
    상기 개구를 상기 기판으로 연장하기 위해, 상기 하부 유전체 층 내로 제3 에칭 - 상기 제3 에칭은 상기 기판 상에서 정지함 - 을 수행하는 단계
    를 포함하고,
    상기 제2 및 제3 에칭은, 각각 건식 에칭 및 습식 에칭에 의해 수행되는 것인 바이폴라 접합 트랜지스터(BJT) 형성 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230361204A1 (en) * 2022-05-04 2023-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bipolar junction transistors and methods of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182090A (ja) * 2007-01-25 2008-08-07 Renesas Technology Corp 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2606141B2 (ja) * 1994-06-16 1997-04-30 日本電気株式会社 半導体装置およびその製造方法
JP2679639B2 (ja) * 1994-09-12 1997-11-19 日本電気株式会社 半導体装置及びその製造方法
TW512529B (en) * 2000-06-14 2002-12-01 Infineon Technologies Ag Silicon bipolar transistor, circuit arrangement and method for producing a silicon bipolar transistor
US20130277804A1 (en) * 2012-04-20 2013-10-24 International Business Machines Corporation Bipolar junction transistors with reduced base-collector junction capacitance
FR3047838A1 (fr) * 2016-02-16 2017-08-18 St Microelectronics Sa Transistor bipolaire et son procede de fabrication
US9786770B1 (en) * 2016-10-06 2017-10-10 Nxp Usa, Inc. Semiconductor device structure with non planar slide wall
US10134880B2 (en) * 2017-03-29 2018-11-20 Globalfoundries Inc. Self-aligned bipolar junction transistors with a base grown in a dielectric cavity

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182090A (ja) * 2007-01-25 2008-08-07 Renesas Technology Corp 半導体装置の製造方法

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