CN116072596A - Fdsoi中混合外延区和有源区的隔离结构的制造方法 - Google Patents

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Abstract

本发明公开了一种FDSOI中混合外延区和有源区的隔离结构的制造方法，包括：步骤一、提供一FDSOI衬底结构并形成硬质掩膜层；步骤二、将混合外延区的硬质掩膜层和半导体顶层去除从而形成顶部沟槽；步骤三、从顶部沟槽的侧面对暴露的半导体顶层进行横向刻蚀形成凹陷腔；步骤四、在凹陷腔中填充第一介质层形成内侧墙，以内侧墙作为混合外延区和有源区的隔离结构；步骤五、进行以硬质掩膜层为掩膜的刻蚀工艺形成底部表面将半导体主体层露出的底部沟槽，由底部沟槽和顶部沟槽叠加形成沟槽；步骤六、进行外延生长在沟槽中形成和半导体主体层相接触的半导体外延层。本发明能减少混合外延区和有源区的隔离结构的尺寸，增加晶体管密度并增强背栅调控阈值电压的能力。

Description

FDSOI中混合外延区和有源区的隔离结构的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别涉及一种全耗尽型绝缘体上硅(Fully Depleted Semiconductor On Insulator,FDSOI)混合(Hybrid)外延区和有源区(AA)的隔离结构的制造方法。
背景技术
如图1所示，是现有FDSOI中混合外延区和有源区的隔离结构的制造方法完成后并在有源区形成晶体管后的器件结构示意图；现有FDSOI中混合外延区和有源区的隔离结构的制造方法包括如下步骤：
提供一FDSOI衬底结构，所述FDSOI衬底包括半导体主体层101，介质埋层102和半导体顶层103，所述介质埋层102形成于所述半导体主体层101表面，所述半导体顶层103形成于所述介质埋层102表面；在所述半导体顶层103表面形成硬质掩膜层301。
定义出混合外延区。图1中，大括号104所示区域为所述混合外延区，有源区则由大括号105所示区域中的所述半导体顶层103形成，即在形成隔离结构后，大括号105所示区域中的所述半导体顶层103会作为有源区。
进行刻蚀将所述混合外延区的所述硬质掩膜层301、所述半导体顶层103和所述介质埋层102完全去除以及所述半导体主体层101不去除或部分去除，最后形成沟槽。
进行外延生长在所述沟槽中形成和所述半导体主体层101相接触的半导体外延层107。
之后，采用浅沟槽隔离工艺形成浅沟槽隔离106。所述浅沟槽隔离工艺包括浅沟槽刻蚀工艺以及在刻蚀形成的浅沟槽中填充氧化层，由填充在浅沟槽中的氧化层组成所述浅沟槽隔离106。
在大括号105所示区域中，被所述浅沟槽隔离106环绕的所述半导体顶层103会作为有源区。
所述浅沟槽隔离106形成后，就能进行半导体器件如晶体管和对应的引出结构的制作。晶体管主要为CMOS器件，CMOS器件包括PMOS和NMOS。
通常所述混合区域的所述半导体外延层107的表面用于形成需要和所述半导体主体层101相连的无源器件或电极引出结构。
所述混合区域外的所述半导体顶层103中用于形成CMOS器件。
图1中显示了一个晶体管，所述晶体管包括：栅极结构108，所述栅极结构108包括依次叠加的栅介质层和栅极导电材料层；所述栅介质层采用二氧化硅或者采用高介电常数材料。所述栅极导电材料层采用多晶硅栅或金属栅。
在所述栅极结构108的侧面形成有侧墙109。
在所述栅极结构108两侧还形成有第一源漏区110a和第二源漏区110b。图4中，所述第一源漏区110a和所述第二源漏区110b形成于抬升外延层中，所述抬升外延层形成在所述半导体顶层103的表面上。
在所述晶体管正下方的所述半导体主体层101中通常会形成阱区如N型阱或P型阱并作为作为背栅结构，所述背栅结构的偏压则需要通过相邻的混合外延区104中形成的电极引出结构提供，路径111为从所述混合外延区104对晶体管的背栅结构加偏压的路径。
发明内容
本发明所要解决的技术问题是提供一种FDSOI中混合外延区和有源区的隔离结构的制造方法，能减少混合外延区和有源区的隔离结构的尺寸，增加晶体管密度并增强背栅调控阈值电压的能力。
为解决上述技术问题，本发明提供的FDSOI中混合外延区和有源区的隔离结构的制造方法包括如下步骤：
步骤一、提供一FDSOI衬底结构，所述FDSOI衬底包括半导体主体层，介质埋层和半导体顶层，所述介质埋层形成于所述半导体主体层表面，所述半导体顶层形成于所述介质埋层表面；在所述半导体顶层表面形成硬质掩膜层。
步骤二、定义出混合外延区，进行第一次刻蚀将所述混合外延区的所述硬质掩膜层和所述半导体顶层去除，从而在所述硬质掩膜层和所述半导体顶层的去除区域形成顶部沟槽。
步骤三、从所述顶部沟槽的侧面对暴露的所述半导体顶层进行横向刻蚀形成凹陷腔。
步骤四、在所述凹陷腔中填充第一介质层形成内侧墙，以所述内侧墙作为所述混合外延区和有源区的隔离结构。
步骤五、以所述硬质掩膜层为掩膜进行第二次刻蚀，所述第二次刻蚀将所述顶部沟槽底部的所述介质埋层完全去除以及对所述半导体主体层不去除或部分去除以形成底部沟槽，所述底部沟槽的底部表面将所述半导体主体层露出，由所述底部沟槽和所述顶部沟槽叠加形成沟槽。
步骤六、进行外延生长在所述沟槽中形成和所述半导体主体层相接触的半导体外延层。
进一步的改进是，所述半导体主体层的材料包括硅或锗。
进一步的改进是，所述介质埋层的材料包括氧化硅，高介电常数材料。
进一步的改进是，所述半导体顶层的材料包括硅或锗。
进一步的改进是，所述半导体外延层的材料包括硅或锗。
进一步的改进是，所述硬质掩膜层由第一氧化硅层和第二氮化硅层叠加而成。
进一步的改进是，步骤二中，通过光刻工艺定义出所述混合区域，所述第一次刻蚀采用干法刻蚀或湿法刻蚀。
进一步的改进是，所述半导体顶层的厚度达12nm以下。
进一步的改进是，步骤三中，采用干法刻蚀工艺对所述半导体顶层进行横向刻蚀。
进一步的改进是，步骤三中，所述凹陷腔的横向宽度为
Figure BDA0003327715180000031
进一步的改进是，步骤四包括如下分步骤：
步骤41、沉积第一介质层，所述第一介质层同时覆盖在所述顶部沟槽的底部表面和侧面以及所述顶部沟槽外的所述硬质掩膜层的表面，所述第一介质层的厚度要求保证将所述凹陷腔完全填充。
步骤42、对所述第一介质层进行全面刻蚀将所述顶部沟槽底部表面和所述顶部沟槽外的所述硬质掩膜层表面的所述第一介质层全部去除以及将所述凹陷腔外的所述顶部沟槽侧面的所述第一介质层全部去除，由保留于所述凹陷腔中的所述第一介质层作为所述内侧墙。
进一步的改进是，所述第一介质层采用低k材料。
进一步的改进是，组成所述第一介质层的低k材料包括：FSG、SiOCF或SiOC。
进一步的改进是，步骤41中，所述第一介质层采用原子层沉积(ALD)工艺形成。
进一步的改进是，步骤六中外延生长完成后所述半导体外延层的顶部表面和所述半导体顶层的顶部表面相平。
进一步的改进是，步骤六中，采用减压化学气相沉积(reduced pressurechemical vapor deposition，RPCVD)工艺进行所述半导体外延层的外延生长。
本发明在刻蚀形成作为混合外延区的半导体外延层的生长区域沟槽的过程中，将沟槽分成了两次刻蚀完成，第一次刻蚀仅将硬质掩膜层和半导体底层去除从而形成顶部沟槽，此时由于顶部沟槽的侧面的半导体顶层会露出，故通过对半导体顶层的侧面进行横向刻蚀就能形成凹陷腔，在凹陷腔中填充第一介质层就能形成内侧墙；之后再进行第二次刻蚀以形成将半导体主体层表面露出的底部沟槽，之后在底部沟槽和顶部沟槽叠加形成的沟槽中填充半导体外延层，这样，填充的半导体外延层就会通过内侧墙和混合外延区外的半导体顶层实现隔离，后续不再需要额外进行隔离结构如浅沟槽隔离结构的制造，和浅沟槽隔离结构相比，本发明的内侧墙是自对准形成在顶部沟槽露出的半导体顶层的侧面，故尺寸能得到减小，这样能增加晶体管密度。
同时，有源区通常用于形成晶体管，而混合外延区则用于形成需要和所述半导体主体层相连的无源器件或电极引出结构，晶体管的正下方的半导体主体层通常作为背栅结构，背栅结构的偏压则需要通过相邻的混合外延区中形成的电极引出结构提供，由于本发明的隔离结构的尺寸更小，故对晶体管的背栅结构加偏压的路径也会变短，这样能增强背栅调控阈值电压的能力。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有FDSOI中混合外延区和有源区的隔离结构的制造方法完成后并在有源区形成晶体管后的器件结构示意图；
图2是本发明实施例FDSOI中混合外延区和有源区的隔离结构的制造方法的流程图；
图3A-图3I是本发明实施例FDSOI中混合外延区和有源区的隔离结构的制造方法的各步骤中的器件结构示意图；
图4是本发明实施例FDSOI中混合外延区和有源区的隔离结构的制造方法完成后并在有源区形成晶体管后的器件结构示意图。
具体实施方式
如图2所示，是本发明实施例FDSOI中混合外延区和有源区的隔离结构的制造方法的流程图；如图3A至图3I所示，是本发明实施例FDSOI中混合外延区和有源区的隔离结构的制造方法的各步骤中的器件结构示意图；本发明实施例FDSOI中混合外延区和有源区的隔离结构的制造方法包括如下步骤：
步骤一、如图3A所示，提供一FDSOI衬底结构，所述FDSOI衬底包括半导体主体层201，介质埋层202和半导体顶层203，所述介质埋层202形成于所述半导体主体层201表面，所述半导体顶层203形成于所述介质埋层202表面；在所述半导体顶层203表面形成硬质掩膜层301。
本发明实施例中，所述半导体主体层201的材料包括硅或锗。
所述介质埋层202的材料包括氧化硅，高介电常数材料。
所述半导体顶层203的材料包括硅或锗。所述半导体顶层203的厚度达12nm以下。
所述半导体外延层207的材料包括硅或锗。
所述硬质掩膜层301由第一氧化硅层和第二氮化硅层叠加而成。
步骤二、如图3B所示，定义出混合外延区。
本发明实施例中，通过光刻工艺定义出所述混合区域。图3B中，大括号204所示区域为所述混合外延区，有源区则由大括号205所示区域中的所述半导体顶层203形成，即在形成隔离结构后，大括号205所示区域中的所述半导体顶层203会作为有源区。
进行第一次刻蚀将所述混合外延区的所述硬质掩膜层301和所述半导体顶层203去除，从而在所述硬质掩膜层301和所述半导体顶层203的去除区域形成顶部沟槽302。
如图3B所示，所述第一次刻蚀会先将所述硬质掩膜层301去除，这次会以光刻工艺形成的光刻胶图形为掩膜对所述硬质掩膜层301进行刻蚀。
之后，如图3C所示，所述第一次刻蚀会继续对所述半导体顶层203进行刻蚀并形成所述顶部沟槽302。
步骤三、如图3D所示，从所述顶部沟槽302的侧面对暴露的所述半导体顶层203进行横向刻蚀形成凹陷腔303。
本发明实施例中，采用干法刻蚀工艺对所述半导体顶层203进行横向刻蚀。
所述凹陷腔303的横向宽度为
Figure BDA0003327715180000051
步骤四、在所述凹陷腔303中填充第一介质层206a形成内侧墙206，以所述内侧墙206作为所述混合外延区和有源区的隔离结构。
本发明实施例中，步骤四包括如下分步骤：
步骤41、如图3E所示，沉积第一介质层206a，所述第一介质层206a同时覆盖在所述顶部沟槽302的底部表面和侧面以及所述顶部沟槽302外的所述硬质掩膜层301的表面，所述第一介质层206a的厚度要求保证将所述凹陷腔303完全填充。
较佳为，所述第一介质层206a采用低k材料。组成所述第一介质层206a的低k材料包括：FSG、SiOCF或SiOC。采用低k材料能降低功能区之间的耦合，这样在各功能区之间的间距缩小时依然不会对各功能区造成不利影响，这样有利于进一步缩小所述混合外延区和有源区的隔离结构的尺寸。
所述第一介质层206a采用原子层沉积工艺形成。
步骤42、如图3F所示，对所述第一介质层206a进行全面刻蚀将所述顶部沟槽302底部表面和所述顶部沟槽302外的所述硬质掩膜层301表面的所述第一介质层206a全部去除以及将所述凹陷腔303外的所述顶部沟槽302侧面的所述第一介质层206a全部去除，由保留于所述凹陷腔303中的所述第一介质层206a作为所述内侧墙206。
步骤五、如图3G所示，以所述硬质掩膜层301为掩膜进行第二次刻蚀，所述第二次刻蚀将所述顶部沟槽302底部的所述介质埋层202完全去除以及对所述半导体主体层201不去除或部分去除以形成底部沟槽304，所述底部沟槽304的底部表面将所述半导体主体层201露出，由所述底部沟槽304和所述顶部沟槽302叠加形成沟槽。
步骤六、如图3H所示，进行外延生长在所述沟槽中形成和所述半导体主体层201相接触的半导体外延层207。
本发明实施例中，外延生长完成后所述半导体外延层207的顶部表面和所述半导体顶层203的顶部表面相平。
采用RPCVD工艺进行所述半导体外延层207的外延生长。
如图3I所示，之后去除所述硬质掩膜层301。
在图3I所示的结构的基础上，就能进行半导体器件如晶体管和对应的引出结构的制作。晶体管主要为CMOS器件，CMOS器件包括PMOS和NMOS。
通常所述混合区域的所述半导体外延层207的表面用于形成需要和所述半导体主体层201相连的无源器件或电极引出结构。
所述混合区域外的所述半导体顶层203中用于形成CMOS器件。
如图4所示，是本发明实施例FDSOI中混合外延区和有源区的隔离结构的制造方法完成后并在有源区形成晶体管后的器件结构示意图；图4中显示了一个晶体管，所述晶体管包括：栅极结构208，所述栅极结构208包括依次叠加的栅介质层和栅极导电材料层；所述栅介质层采用二氧化硅或者采用高介电常数材料。所述栅极导电材料层采用多晶硅栅或金属栅。
在所述栅极结构208的侧面形成有侧墙209。
在所述栅极结构208两侧还形成有第一源漏区210a和第二源漏区210b。图4中，所述第一源漏区210a和所述第二源漏区210b形成于抬升外延层中，所述抬升外延层形成在所述半导体顶层203的表面上。
在所述晶体管正下方的所述半导体主体层201中通常会形成阱区如N型阱或P型阱并作为作为背栅结构，所述背栅结构的偏压则需要通过相邻的混合外延区204中形成的电极引出结构提供，由于本发明实施例的隔离结构的尺寸更小，故对晶体管的背栅结构加偏压的路径211也会变短，即比图1中的路径111更短，这样能增强背栅调控阈值电压的能力。
本发明实施例在刻蚀形成作为混合外延区的半导体外延层207的生长区域沟槽的过程中，将沟槽分成了两次刻蚀完成，第一次刻蚀仅将硬质掩膜层301和半导体底层去除从而形成顶部沟槽302，此时由于顶部沟槽302的侧面的半导体顶层203会露出，故通过对半导体顶层203的侧面进行横向刻蚀就能形成凹陷腔303，在凹陷腔303中填充第一介质层206a就能形成内侧墙206；之后再进行第二次刻蚀以形成将半导体主体层201表面露出的底部沟槽304，之后在底部沟槽304和顶部沟槽302叠加形成的沟槽中填充半导体外延层207，这样，填充的半导体外延层207就会通过内侧墙206和混合外延区外的半导体顶层203实现隔离，后续不再需要额外进行隔离结构如浅沟槽隔离结构的制造，和浅沟槽隔离结构相比，本发明实施例的内侧墙206是自对准形成在顶部沟槽302露出的半导体顶层203的侧面，故尺寸能得到减小，这样能增加晶体管密度。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (16)

1.一种FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于，包括如下步骤：
步骤一、提供一FDSOI衬底结构，所述FDSOI衬底包括半导体主体层，介质埋层和半导体顶层，所述介质埋层形成于所述半导体主体层表面，所述半导体顶层形成于所述介质埋层表面；在所述半导体顶层表面形成硬质掩膜层；
步骤二、定义出混合外延区，进行第一次刻蚀将所述混合外延区的所述硬质掩膜层和所述半导体顶层去除，从而在所述硬质掩膜层和所述半导体顶层的去除区域形成顶部沟槽；
步骤三、从所述顶部沟槽的侧面对暴露的所述半导体顶层进行横向刻蚀形成凹陷腔；
步骤四、在所述凹陷腔中填充第一介质层形成内侧墙，以所述内侧墙作为所述混合外延区和有源区的隔离结构；
步骤五、以所述硬质掩膜层为掩膜进行第二次刻蚀，所述第二次刻蚀将所述顶部沟槽底部的所述介质埋层完全去除以及对所述半导体主体层不去除或部分去除以形成底部沟槽，所述底部沟槽的底部表面将所述半导体主体层露出，由所述底部沟槽和所述顶部沟槽叠加形成沟槽；
步骤六、进行外延生长在所述沟槽中形成和所述半导体主体层相接触的半导体外延层。
2.如权利要求1所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：所述半导体主体层的材料包括硅或锗。
3.如权利要求1所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：所述介质埋层的材料包括氧化硅，高介电常数材料。
4.如权利要求1所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：所述半导体顶层的材料包括硅或锗。
5.如权利要求2所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：所述半导体外延层的材料包括硅或锗。
6.如权利要求1所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：所述硬质掩膜层由第一氧化硅层和第二氮化硅层叠加而成。
7.如权利要求1所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：步骤二中，通过光刻工艺定义出所述混合区域，所述第一次刻蚀采用干法刻蚀或湿法刻蚀。
8.如权利要求1所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：所述半导体顶层的厚度达12nm以下。
9.如权利要求1所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：步骤三中，采用干法刻蚀工艺对所述半导体顶层进行横向刻蚀。
10.如权利要求9所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：步骤三中，所述凹陷腔的横向宽度为
11.如权利要求1所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：步骤四包括如下分步骤：
步骤41、沉积第一介质层，所述第一介质层同时覆盖在所述顶部沟槽的底部表面和侧面以及所述顶部沟槽外的所述硬质掩膜层的表面，所述第一介质层的厚度要求保证将所述凹陷腔完全填充；
步骤42、对所述第一介质层进行全面刻蚀将所述顶部沟槽底部表面和所述顶部沟槽外的所述硬质掩膜层表面的所述第一介质层全部去除以及将所述凹陷腔外的所述顶部沟槽侧面的所述第一介质层全部去除，由保留于所述凹陷腔中的所述第一介质层作为所述内侧墙。
12.如权利要求11所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：所述第一介质层采用低k材料。
13.如权利要求12所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：组成所述第一介质层的低k材料包括：FSG、SiOCF或SiOC。
14.如权利要求11所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：步骤41中，所述第一介质层采用原子层沉积工艺形成。
15.如权利要求1所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：步骤六中外延生长完成后所述半导体外延层的顶部表面和所述半导体顶层的顶部表面相平。
16.如权利要求1所述的FDSOI中混合外延区和有源区的隔离结构的制造方法，其特征在于：步骤六中，采用RPCVD工艺进行所述半导体外延层的外延生长。
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