CN117577527A - 半导体结构及其形成方法 - Google Patents
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Abstract
本申请提供半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底表面依次形成有第一绝缘层、导电层、第二绝缘层和硬掩膜层，所述第一绝缘层中形成有电连接所述半导体衬底的集电极，所述导电层、第二绝缘层和硬掩膜层中形成有暴露所述集电极的开口；位于所述开口底部电连接所述集电极和所述导电层的基极；依次位于所述开口侧壁的第一侧墙和第二侧墙，所述第一侧墙和第二侧墙的刻蚀选择比大于10:1。本申请提供一种半导体结构及其形成方法，能够保证基极与外基区足够的接触面积并防止发射极与外基区短路，可以提高器件可靠性。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
HBT(异质结双极晶体管)是一种异质的三极管，常被应用于射频领域，其运行速度的持续提升主要是通过器件结构的创新来降低寄生电阻和电容实现的。目前国际上最先进的锗硅HBT的技术方案大多基于选择性外延的双多晶自对准DPSA-SEG方案，这种方案中，器件基区和外基区的连接最初采用的是垂直接触的方案。随后又提出一种侧接触结构，是依靠外基区侧面外延生长形成内外基区连接。相比于更早的垂直接触方案，侧接触方案能够降低基区和集电极寄生电容，提升器件性能。
然而目前的侧接触方案容易发生发射极与外基区短路或者基极与外基区接触面积太小的问题。因此，有必要提供一种更有效、更可靠的技术方案，提高器件可靠性。
发明内容
本申请提供一种半导体结构及其形成方法，可以提高器件可靠性。
本申请的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底表面依次形成有第一绝缘层、导电层、第二绝缘层和硬掩膜层，所述第一绝缘层中形成有电连接所述半导体衬底的集电极，所述导电层、第二绝缘层和硬掩膜层中形成有暴露所述集电极的开口；在所述开口侧壁和底部以及所述硬掩膜层表面依次形成第一侧墙层和第二侧墙层，所述第一侧墙层和第二侧墙层的刻蚀选择比大于10:1；刻蚀去除所述开口底部和所述硬掩膜层表面的部分第一侧墙层和第二侧墙层在所述开口侧壁和部分底部形成第一侧墙和第二侧墙；刻蚀去除位于所述开口底部的部分第一侧墙暴露所述导电层；在所述集电极表面形成电连接所述导电层的基极。
在本申请的一些实施例中，所述第一侧墙层的材料包括氮化硅，所述第二侧墙层的材料包括氧化硅。
在本申请的一些实施例中，所述第一侧墙层的厚度小于等于所述基极的厚度。
在本申请的一些实施例中，刻蚀去除所述开口底部和所述硬掩膜层表面的部分第一侧墙层和第二侧墙层的方法包括干法刻蚀。
在本申请的一些实施例中，刻蚀去除位于所述开口底部的部分第一侧墙暴露所述导电层的方法包括湿法刻蚀。
在本申请的一些实施例中，所述湿法刻蚀的工艺参数包括：刻蚀溶液包括85％H3PO4，刻蚀时间为10至20分钟；刻蚀温度为150摄氏度至170摄氏度。
在本申请的一些实施例中，刻蚀去除位于所述开口底部的部分第一侧墙后，所述第一侧墙的底部平齐或高于所述第二侧墙的底部。
在本申请的一些实施例中，所述集电极的顶面与所述第一绝缘层的顶面平齐。
本申请的另一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底表面依次形成有第一绝缘层、导电层、第二绝缘层和硬掩膜层，所述第一绝缘层中形成有电连接所述半导体衬底的集电极，所述导电层、第二绝缘层和硬掩膜层中形成有暴露所述集电极的开口；位于所述开口底部电连接所述集电极和所述导电层的基极；依次位于所述开口侧壁的第一侧墙和第二侧墙，所述第一侧墙和第二侧墙的刻蚀选择比大于10:1。
在本申请的一些实施例中，所述第一侧墙的材料包括氮化硅，所述第二侧墙的材料包括氧化硅。
在本申请的一些实施例中，所述第一侧墙的厚度与所述基极的厚度相同。
在本申请的一些实施例中，所述第一侧墙的底部平齐或高于所述第二侧墙的底部。
在本申请的一些实施例中，所述集电极的顶面与所述第一绝缘层的顶面平齐。
本申请提供一种半导体结构及其形成方法，能够保证基极与外基区足够的接触面积并防止发射极与外基区短路，可以提高器件可靠性。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。
其中：
图1至图10为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
下面结合实施例和附图对本发明技术方案进行详细说明。
图1至图10为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。下面结合附图对本申请实施例所述的半导体结构的形成方法进行详细说明。
参考图1至图5所示，提供半导体衬底100，所述半导体衬底100表面依次形成有第一绝缘层110、导电层120、第二绝缘层130和硬掩膜层140，所述第一绝缘层110中形成有电连接所述半导体衬底100的集电极160，所述导电层120、第二绝缘层130和硬掩膜层140中形成有暴露所述集电极160的开口150。
参考图1所示，提供半导体衬底100，所述半导体衬底100表面依次形成有第一绝缘层110、导电层120、第二绝缘层130和硬掩膜层140。
在本申请的一些实施例中，所述半导体衬底100的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(i v)上述的组合。
在本申请的一些实施例中，所述半导体衬底100中还形成有阱区101以及位于所述阱区101两侧的隔离结构102。所述阱区101通过离子注入工艺形成。所述隔离结构102的材料包括氧化硅等绝缘材料。
在本申请的一些实施例中，所述第一绝缘层110的材料包括氧化硅等绝缘材料。所述第一绝缘层110的厚度为150至250纳米，例如180纳米、200纳米或230纳米等。所述第一绝缘层110用于绝缘隔离所述半导体衬底100和所述导电层120。
在本申请的一些实施例中，所述导电层120的材料为多晶硅等导电材料。所述导电层120的厚度为100至200纳米，例如130纳米、150纳米或180纳米等。
在本申请的一些实施例中，所述第二绝缘层130的材料包括氧化硅等绝缘材料。所述第二绝缘层130的厚度为80至120纳米，例如90纳米、100纳米或110纳米等。所述第二绝缘层130用于绝缘隔离所述导电层120。
在本申请的一些实施例中，所述硬掩膜层140的材料包括氮化硅。所述硬掩膜层140的厚度为180至220纳米，例如190纳米、200纳米或210纳米等。所述硬掩膜层140一方面与所述第二绝缘层130共同起到绝缘隔离所述导电层120的作用，所述硬掩膜层140另一方面在后续的刻蚀工艺中起到掩膜的作用。
参考图2所示，在所述阱区101上方形成贯穿所述导电层120、第二绝缘层130和硬掩膜层140并暴露所述第一绝缘层110表面的开口150，以及在所述开口150侧壁形成侧墙151。
在本申请的一些实施例中，所述侧墙151的厚度为60至100纳米，例如70纳米、80纳米或90纳米等。所述侧墙151的材料例如为氮化硅。
参考图3所示，沿所述开口150刻蚀所述第一绝缘层110至暴露所述阱区101。其中，位于所述第一绝缘层110中的部分开口150向两侧轻微扩张至侧墙151下方。
参考图4所示，以所述半导体衬底100为基质通过外延生长工艺在所述第一绝缘层110中的开口150中形成集电极160。
在本申请的一些实施例中，所述集电极160的顶面与所述第一绝缘层110的顶面平齐。所述集电极160的材料例如为硅。
参考图5所示，去除所述侧墙151。去除所述侧墙151的方法例如为湿法刻蚀。
去除所述侧墙151后，所述开口150完全暴露所述集电极160，所述开口150的宽度大于所述集电极160的宽度。其中，所述宽度指的是附图中横向的尺寸。
参考图6所示，在所述开口150侧壁和底部以及所述硬掩膜层140表面依次形成第一侧墙层171a和第二侧墙层172a，所述第一侧墙层171a和第二侧墙层172a的刻蚀选择比大于10：1。
在本申请的一些实施例中，所述第一侧墙层171a的材料包括氮化硅，所述第二侧墙层172a的材料包括氧化硅。氮化硅和氧化硅为半导体工艺中常见的材料，其制备工艺也十分成熟，并且氮化硅和氧化硅的刻蚀选择比也很好地满足需求。
在本申请的一些实施例中，所述第一侧墙层171a和第二侧墙层172a可以是不同的材料，例如上述的氮化硅和氧化硅。在本申请的另一些实施例中，所述第一侧墙层171a和第二侧墙层172a也可以是同种材料采用不同的成膜方式形成，例如热氧化工艺和LPCVD工艺形成的氧化硅。其本质是需要所述第一侧墙层171a和第二侧墙层172a的刻蚀选择比足够高。
在本申请的一些实施例中，所述第一侧墙层171a的厚度小于等于所述基极的厚度。所述第一侧墙层171a的一部分后续被去除之后用来形成基极，因此所述第一侧墙层171a的厚度不能超过基极的设计厚度，以免基极的厚度太厚。优选地，基极的厚度与第一侧墙层171a的厚度相同。形成第一侧墙层171a时的厚度设置为基极的设计厚度。
在本申请的一些实施例中，所述第一侧墙层171a的厚度为40至60纳米，例如45纳米、50纳米或55纳米等。所述第二侧墙层172a的厚度为20至40纳米，例如25纳米、30纳米或35纳米等。所述第一侧墙层171a和第二侧墙层172a的总厚度与原先的侧墙151的厚度大致相同。
参考图7所示，刻蚀去除所述开口150底部和所述硬掩膜层140表面的部分第一侧墙层171a和第二侧墙层172a在所述开口150侧壁和部分底部形成第一侧墙171和第二侧墙172。
在本申请的一些实施例中，刻蚀去除所述开口150底部和所述硬掩膜层140表面的部分第一侧墙层171a和第二侧墙层172a的方法包括干法刻蚀，具体的是各向异性干法刻蚀。
参考图8所示，刻蚀去除位于所述开口150底部的部分第一侧墙171暴露所述导电层120。
在本申请的一些实施例中，刻蚀去除位于所述开口150底部的部分第一侧墙171暴露所述导电层120的方法包括湿法刻蚀。
在本申请的一些实施例中，所述湿法刻蚀的工艺参数包括：刻蚀溶液包括85％H3PO4，刻蚀时间为10至20分钟；刻蚀温度为150摄氏度至170摄氏度。85％H3PO4指的是H3PO4的浓度为85％。
在本申请的一些实施例中，刻蚀去除位于所述开口150底部的部分第一侧墙171后，所述第一侧墙171的底部平齐或高于所述第二侧墙172的底部。由于所述第一侧墙171和第二侧墙172的刻蚀选择比较高，因此可以在保持第二侧墙172基本不被刻蚀的情况下刻蚀所述第一侧墙171。控制工艺参数例如刻蚀时间使得刻蚀后所述第一侧墙171的底部高于所述第二侧墙172的底部。
参考图9所示，在所述集电极160表面形成电连接所述导电层120的基极180。所述基极180也被称为内基区，与所述导电层120表示的外基区相对应。
在本申请的一些实施例中，形成所述基极180的方法例如为:以所述集电极160为基质采用选择性外延生长工艺进行生长。所述基极180的材料例如为硅锗。
在本申请的技术方案中，一方面，所述第一侧墙171可以轻微过量刻蚀使得所述第一侧墙171的底部高于所述第二侧墙172的底部，进而使得所述基极180的侧壁与所述导电层120电连接的接触面积增大，降低基极180的导电层120之间的电阻；另一方面，所述第二侧墙172可以用于绝缘隔离，避免后续形成于所述开口150中的发射极与所述导电层120短路。
参考图10所示，在所述开口150中以及所述硬掩膜层140表面形成发射极190。
在本申请的一些实施例中，所述发射极190的材料例如为多晶硅。形成所述发射极190的方法包括化学气相沉积工艺或物理气相沉积工艺等。
随着器件尺寸不断微缩，细微尺寸的工艺加工控制显得更加重要，本申请技术方案中的这种侧墙结构(第一侧墙171和第二侧墙172)增加了侧墙腐蚀的工艺窗口，进而可以提升产品良率，同时保障器件性能稳定。本申请的这种侧墙结构除了可以应用于本申请所述的HBT结构外，也可以应用于其他类似的需要实现侧墙两侧膜层连接的结构。
本申请提供一种半导体结构的形成方法，所述半导体结构具体例如为一种HBT(异质结双极晶体管)，其中的基极与外基区为侧接触结构。本申请的技术方案能够保证基极与外基区足够的接触面积并防止发射极与外基区短路，可以提高器件可靠性。
本申请的实施例还提供一种半导体结构，参考图10所示，包括：半导体衬底100，所述半导体衬底100表面依次形成有第一绝缘层110、导电层120、第二绝缘层130和硬掩膜层140，所述第一绝缘层110中形成有电连接所述半导体衬底100的集电极160，所述导电层120、第二绝缘层130和硬掩膜层140中形成有暴露所述集电极160的开口150；位于所述开口150底部电连接所述集电极160和所述导电层120的基极180；依次位于所述开口150侧壁的第一侧墙171和第二侧墙172，所述第一侧墙171和第二侧墙172的刻蚀选择比大于10：1。
参考图10所示，在本申请的一些实施例中，所述半导体衬底100的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(i v)上述的组合。
在本申请的一些实施例中，所述半导体衬底100中还形成有阱区101以及位于所述阱区101两侧的隔离结构102。所述隔离结构102的材料包括氧化硅等绝缘材料。
在本申请的一些实施例中，所述第一绝缘层110的材料包括氧化硅等绝缘材料。所述第一绝缘层110的厚度为150至250纳米，例如180纳米、200纳米或230纳米等。所述第一绝缘层110用于绝缘隔离所述半导体衬底100和所述导电层120。
在本申请的一些实施例中，所述导电层120的材料为多晶硅等导电材料。所述导电层120的厚度为100至200纳米，例如130纳米、150纳米或180纳米等。
在本申请的一些实施例中，所述第二绝缘层130的材料包括氧化硅等绝缘材料。所述第二绝缘层130的厚度为80至120纳米，例如90纳米、100纳米或110纳米等。所述第二绝缘层130用于绝缘隔离所述导电层120。
在本申请的一些实施例中，所述硬掩膜层140的材料包括氮化硅。所述硬掩膜层140的厚度为180至220纳米，例如190纳米、200纳米或210纳米等。所述硬掩膜层140一方面与所述第二绝缘层130共同起到绝缘隔离所述导电层120的作用，所述硬掩膜层140另一方面在后续的刻蚀工艺中起到掩膜的作用。
继续参考图10所示，在本申请的一些实施例中，所述集电极160的顶面与所述第一绝缘层110的顶面平齐。所述集电极160的材料例如为锗。
继续参考图10所示，在本申请的一些实施例中，所述第一侧墙171的材料包括氮化硅，所述第二侧墙172的材料包括氧化硅。氮化硅和氧化硅为半导体工艺中常见的材料，其制备工艺也十分成熟，并且氮化硅和氧化硅的刻蚀选择比也很好地满足需求。
在本申请的一些实施例中，所述第一侧墙171和第二侧墙172可以是不同的材料，例如上述的氮化硅和氧化硅。在本申请的另一些实施例中，所述第一侧墙171和第二侧墙172也可以是同种材料采用不同的成膜方式形成，例如热氧化工艺和LPCVD工艺形成的氧化硅。其本质是需要所述第一侧墙171和第二侧墙172的刻蚀选择比足够高。
在本申请的一些实施例中，所述第一侧墙层171a的厚度小于等于所述基极的厚度。所述第一侧墙层171a的一部分后续被去除之后用来形成基极，因此所述第一侧墙层171a的厚度不能超过基极的设计厚度，以免基极的厚度太厚。优选地，基极的厚度与第一侧墙层171a的厚度相同。形成第一侧墙层171a时的厚度设置为基极的设计厚度。
在本申请的一些实施例中，所述第一侧墙171的厚度为40至60纳米，例如45纳米、50纳米或55纳米等。所述第二侧墙172的厚度为20至40纳米，例如25纳米、30纳米或35纳米等。
继续参考图10所示，所述第一侧墙171的底部平齐或高于所述第二侧墙172的底部。
在本申请的一些实施例中，所述基极180的材料例如为硅锗。
在本申请的技术方案中，一方面，所述第一侧墙171的底部高于所述第二侧墙172的底部，进而使得所述基极180的侧壁与所述导电层120电连接的接触面积增大，降低基极180的导电层120之间的电阻；另一方面，所述第二侧墙172可以用于绝缘隔离，避免后续形成于所述开口150中的发射极与所述导电层120短路。
继续参考图10所示，所述开口150中以及所述硬掩膜层140表面形成有发射极190。
在本申请的一些实施例中，所述发射极190的材料例如为多晶硅。
随着器件尺寸不断微缩，细微尺寸的工艺加工控制显得更加重要，本申请技术方案中的这种侧墙结构(第一侧墙171和第二侧墙172)增加了侧墙腐蚀的工艺窗口，进而可以提升产品良率，同时保障器件性能稳定。本申请的这种侧墙结构除了可以应用于本申请所述的HBT结构外，也可以应用于其他类似的需要实现侧墙两侧膜层连接的结构。
本申请提供一种半导体结构及其形成方法，所述半导体结构具体例如为一种HBT(异质结双极晶体管)，其中的基极与外基区为侧接触结构。本申请的技术方案能够保证基极与外基区足够的接触面积并防止发射极与外基区短路，可以提高器件可靠性。
综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。
应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”或者“包括着”，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。
Claims (13)
1.一种半导体结构的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面依次形成有第一绝缘层、导电层、第二绝缘层和硬掩膜层，所述第一绝缘层中形成有电连接所述半导体衬底的集电极，所述导电层、第二绝缘层和硬掩膜层中形成有暴露所述集电极的开口；
在所述开口侧壁和底部以及所述硬掩膜层表面依次形成第一侧墙层和第二侧墙层，所述第一侧墙层和第二侧墙层的刻蚀选择比大于10:1；
刻蚀去除所述开口底部和所述硬掩膜层表面的部分第一侧墙层和第二侧墙层在所述开口侧壁和部分底部形成第一侧墙和第二侧墙；
刻蚀去除位于所述开口底部的部分第一侧墙暴露所述导电层；
在所述集电极表面形成电连接所述导电层的基极。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙层的材料包括氮化硅，所述第二侧墙层的材料包括氧化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙层的厚度小于等于所述基极的厚度。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀去除所述开口底部和所述硬掩膜层表面的部分第一侧墙层和第二侧墙层的方法包括干法刻蚀。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀去除位于所述开口底部的部分第一侧墙暴露所述导电层的方法包括湿法刻蚀。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀的工艺参数包括：刻蚀溶液包括85％H3PO4，刻蚀时间为10至20分钟；刻蚀温度为150摄氏度至170摄氏度。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀去除位于所述开口底部的部分第一侧墙后，所述第一侧墙的底部平齐或高于所述第二侧墙的底部。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述集电极的顶面与所述第一绝缘层的顶面平齐。
9.一种半导体结构，其特征在于，包括：
半导体衬底，所述半导体衬底表面依次形成有第一绝缘层、导电层、第二绝缘层和硬掩膜层，所述第一绝缘层中形成有电连接所述半导体衬底的集电极，所述导电层、第二绝缘层和硬掩膜层中形成有暴露所述集电极的开口；
位于所述开口底部电连接所述集电极和所述导电层的基极；
依次位于所述开口侧壁的第一侧墙和第二侧墙，所述第一侧墙和第二侧墙的刻蚀选择比大于10:1。
10.如权利要求9所述的半导体结构，其特征在于，所述第一侧墙的材料包括氮化硅，所述第二侧墙的材料包括氧化硅。
11.如权利要求9所述的半导体结构，其特征在于，所述第一侧墙的厚度与所述基极的厚度相同。
12.如权利要求9所述的半导体结构，其特征在于，所述第一侧墙的底部平齐或高于所述第二侧墙的底部。
13.如权利要求9所述的半导体结构，其特征在于，所述集电极的顶面与所述第一绝缘层的顶面平齐。
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