JP6372412B2 - 半導体素子形成用基板、半導体素子形成用基板の製造方法、及び半導体素子の製造方法 - Google Patents

Description

本発明は、半導体素子形成用基板、半導体素子形成用基板の製造方法、及び半導体素子の製造方法に関する。

近年、通信機器等の高速化により、高速動作可能な半導体素子が求められている。このような半導体素子の一つとして、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ）が知られている。例えば下記特許文献１には、半絶縁性のＧａＡｓ基板上に、ｎ型ＧａＡｓコレクタ層と、ｐ型ＧａＡｓベース層と、ｎ型ＩｎＧａＰ層及びｎ型ＡｌＧａＡｓ層によって構成されるエミッタ層と、を順番に設けたＨＢＴが開示されている。

特開平５−３６７１３号公報

上述のＨＢＴのような半導体素子は、基板上に積層された半導体層を複数回パターニングすることによって形成される。これらのパターニングの位置ずれを抑制するために、金属又は合金製のアライメントマークが用いられることがある。この場合、半導体素子の製造中にアライメントマークを構成する金属原子は半導体層内に拡散することがあり、半導体素子の電気的特性に影響を与えるおそれがある。

本発明は、半導体層内への金属拡散を抑制できる半導体素子形成用基板、半導体素子形成用基板の製造方法、及び半導体素子の製造方法を提供することを目的とする。

本発明の一側面に係る半導体素子形成用基板は、支持基板と、支持基板の主面上に設けられる半導体積層体であって、支持基板側から順に積層される、コレクタとして機能する第１半導体層、ベースとして機能する第２半導体層、及びエミッタとして機能する第３半導体層を有する半導体積層体と、第１半導体層、第２半導体層、及び第３半導体層を貫通する第１開口部内に充填される樹脂から構成されるアライメントマークと、を備え、第１半導体層の一部には、第１開口部とは異なる第２開口部が設けられ、第２開口部内に樹脂が充填されてなる。

本発明の他の一側面に係る半導体素子形成用基板の製造方法は、半導体基板上に、コレクタとして機能する第１半導体層、ベースとして機能する第２半導体層、及びエミッタとして機能する第３半導体層が順番に積層された半導体積層体を形成する第１工程と、半導体積層体において半導体基板側とは反対側の第１主面上に第１支持基板を接着する第２工程と、半導体基板を半導体積層体から除去する第３工程と、半導体積層体の第１主面に対向する第２主面上に第１エッチングマスクを形成した後、エッチングにより第１半導体層、第２半導体層、及び第３半導体層を貫通する開口部を形成する第４工程と、第１エッチングマスクを除去する第５工程と、第２主面上に第２エッチングマスクを形成した後、エッチングにより開口部を拡張すると共に、第１半導体層の一部を除去して空隙を形成する第６工程と、開口部に樹脂を充填することによって開口部にアライメントマークを形成すると共に、空隙に樹脂を充填する第７工程と、を備える。

本発明の他の一側面に係る半導体素子の製造方法は、上記段落にて説明される半導体素子形成用基板の製造方法と、第２エッチングマスクを除去した後、第２主面に第２支持基板を接着する第８工程と、半導体積層体をエッチングすることにより、コレクタ層、ベース層、及びエミッタ層を成形する第９工程と、コレクタ層上にコレクタ電極を、ベース層上にベース電極を、エミッタ層上にエミッタ電極をそれぞれ形成する第１０工程と、アライメントマークと、コレクタ層、ベース層、エミッタ層、空隙内に充填された樹脂、コレクタ電極、ベース電極、及びエミッタ電極を有する半導体素子と、を分断するように第２支持基板を切断する第１１工程と、を備え、半導体素子に含まれる樹脂の比誘電率は、コレクタ層の比誘電率よりも小さい。

本発明によれば、半導体層内への金属拡散を抑制できると共に寄生容量を低減できる半導体素子形成用基板、半導体素子形成用基板の製造方法、及び半導体素子の製造方法を提供できる。

図１は、本実施形態に係る半導体素子形成用基板を示す断面図である。 図２の（ａ）〜（ｃ）は、本実施形態に係る半導体素子形成用基板の製造方法を説明する図である。 図３の（ａ）〜（ｃ）は、本実施形態に係る半導体素子形成用基板の製造方法を説明する図である。 図４の（ａ）〜（ｃ）は、本実施形態に係る半導体素子形成用基板の製造方法を説明する図である。 図５の（ａ）〜（ｃ）は、本実施形態に係る半導体素子形成用基板の製造方法を説明する図である。 図６の（ａ）〜（ｃ）は、本実施形態に係る半導体素子形成用基板を用いた半導体素子の製造方法を説明するための図である。 図７の（ａ），（ｂ）は、本実施形態に係る半導体素子形成用基板を用いた半導体素子の製造方法を説明するための図である。

［本願発明の実施形態の説明］
最初に本願発明の実施形態の内容を列記して説明する。本願発明の一実施形態は、支持基板と、支持基板の主面上に設けられる半導体積層体であって、支持基板側から順に積層される、コレクタとして機能する第１半導体層、ベースとして機能する第２半導体層、及びエミッタとして機能する第３半導体層を有する半導体積層体と、第１半導体層、第２半導体層、及び第３半導体層を貫通する第１開口部内に充填される樹脂から構成されるアライメントマークと、を備え、第１半導体層の一部には、第１開口部とは異なる第２開口部が設けられ、第２開口部内に樹脂が充填されてなる半導体素子形成用基板である。

この半導体素子形成用基板によれば、アライメントマークは、樹脂によって構成されている。これにより、金属又は合金製のアライメントマークを用いた場合と比較して、半導体積層体に直接接する金属は低減するので、第１〜第３半導体層内への金属拡散を抑制できる。加えて、第１半導体層の一部に設けられた第２開口部に樹脂が充填されることにより、半導体素子形成用基板の寄生容量を低減できる。

また、アライメントマークは、支持基板側から前記第３半導体層側に向けて窪んでいる第１凹部を有し、第１凹部は、第１空隙を形成してもよい。上記半導体素子形成用基板の製造時等にアライメントマークを構成する樹脂が熱膨張した場合、当該樹脂は、第１凹部によって形成される第１空隙内に膨張できる。これにより、半導体素子形成用基板の破損を抑制できる。

また、第２開口部内の樹脂は、第１半導体層よりも比誘電率が小さくてもよい。

本願発明の他の一実施形態は、半導体基板上に、コレクタとして機能する第１半導体層、ベースとして機能する第２半導体層、及びエミッタとして機能する第３半導体層が順番に積層された半導体積層体を形成する第１工程と、半導体積層体において半導体基板側とは反対側の第１主面上に第１支持基板を接着する第２工程と、半導体基板を半導体積層体から除去する第３工程と、半導体積層体の第１主面に対向する第２主面上に第１エッチングマスクを形成した後、エッチングにより第１半導体層、第２半導体層、及び第３半導体層を貫通する開口部を形成する第４工程と、第１エッチングマスクを除去する第５工程と、第２主面上に第２エッチングマスクを形成した後、エッチングにより開口部を拡張すると共に、第１半導体層の一部を除去して空隙を形成する第６工程と、開口部に樹脂を充填することによって開口部にアライメントマークを形成すると共に、空隙に樹脂を充填する第７工程と、を備える半導体素子形成用基板の製造方法である。

この製造方法によれば、開口部に設けられるアライメントマークを樹脂によって形成できる。これにより、金属又は合金製のアライメントマークを用いた場合と比較して、半導体積層体に直接接する金属は低減するので、第１〜第３半導体層内への金属拡散を抑制できる。加えて、第１半導体層の一部を除去した空隙に樹脂が充填されることにより、半導体素子形成用基板の寄生容量を低減できる。

本願発明の他の一実施形態は、上記段落に記載した半導体素子形成用基板の製造方法と、第２エッチングマスクを除去した後、第２主面に第２支持基板を接着する第８工程と、半導体積層体をエッチングすることにより、コレクタ層、ベース層、及びエミッタ層を成形する第９工程と、コレクタ層上にコレクタ電極を、ベース層上にベース電極を、エミッタ層上にエミッタ電極をそれぞれ形成する第１０工程と、アライメントマークと、コレクタ層、ベース層、エミッタ層、空隙内に充填された樹脂、コレクタ電極、ベース電極、及びエミッタ電極を有する半導体素子と、を分断するように第２支持基板を切断する第１１工程と、を備え、半導体素子に含まれる樹脂の比誘電率は、コレクタ層の比誘電率よりも小さい、半導体素子の製造方法である。

この製造方法によれば、アライメントマークを樹脂により形成できる。これにより、金属又は合金製のアライメントマークを用いた場合と比較して、半導体積層体に直接接する金属は低減するので、第１〜第３半導体層内への金属拡散を抑制できる。加えて、上記製造方法によって製造された半導体素子は、コレクタ層よりも小さい比誘電率を有する樹脂を有しているので、該半導体素子の寄生容量を低減できる。

［本願発明の実施形態の詳細］
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。

（実施形態）
図１は、本実施形態に係る半導体素子形成用基板を示す断面図である。図１に示されるように、本実施形態の半導体素子形成用基板１は、支持基板（第２の支持基板）２と、支持基板２の主面２ａ上に設けられる金属層３と、金属層３上に設けられる半導体積層体４と、半導体積層体４を貫通する開口部（第１開口部）４ａ内に設けられるアライメントマーク５と、半導体積層体４の一部が除去された領域に充填される領域６と、を有する。

支持基板２は、高い熱伝導性を有する基板であり、例えばＡｌＮ基板（窒化アルミニウム基板）、Ｓｉ基板（シリコン基板）、ＳｉＣ基板（炭化ケイ素基板）又はダイヤモンド基板等である。支持基板２の厚さは、例えば２０μｍ〜２００μｍである。支持基板２の熱伝導率は、例えばＩｎＰ基板（インジウムリン基板）の熱伝導率よりも高いことが好ましい。支持基板２の熱伝導率は、例えば１００Ｗ／（ｍ・Ｋ）以上２０００Ｗ／（ｍ・Ｋ）以下である。また、支持基板２の熱膨張率は、例えば１〜５ｐｐｍ／℃程度である。

金属層３は、支持基板２と半導体積層体４との間に設けられると共に、支持基板２と半導体積層体４とを互いに接合するための層である。金属層３は、例えばタングステン、モリブデン及びタンタルの内少なくとも１つを含む金属又は合金から構成される。金属層３の厚さは、１０ｎｍ〜６０ｎｍである。金属層３の厚さが１０ｎｍ以上である場合、半導体積層体４が支持基板２から剥離することを抑制できる。金属層３の厚さが６０ｎｍ以下である場合、半導体積層体４の熱が支持基板２に十分に伝達される。金属層３の厚さは、５０ｎｍ以下であることが好ましく、４５ｎｍ以下であることがより好ましく、４０ｎｍ以下であることがさらに好ましい。

金属層３は、互いに積層される第１金属層１１及び第２金属層１２を有する。第１金属層１１及び第２金属層１２は、互いに同一の材料から構成されてもよいし、互いに異なる材料から構成されてもよい。半導体積層体４の積層方向（以下、単に積層方向とする）において、アライメントマーク５と重なる第１金属層１１と第２金属層１２との間には、空隙（第３空隙）１３が設けられている。同様に、積層方向において領域６と重なる第１金属層１１と第２金属層１２との間には、空隙１４が設けられている。これらの空隙１３，１４には空気が充填されてもよいし、該空隙１３，１４は、真空状態であってもよい。

半導体積層体４は、例えばＩＩＩ−Ｖ族化合物半導体によって構成される。半導体積層体４は、支持基板２側から順に積層される、半導体層２１〜２５を有する。例えば、半導体素子形成用基板１によってＨＢＴが形成される場合、半導体層（第１半導体層）２１，２２はコレクタとして機能し、半導体層（第２半導体層）２３はベースとして機能し、半導体層（第３半導体層）２４，２５はエミッタとして機能する。

半導体層２１は、金属層３に接している層であり、例えばｎ型のＩｎＰ層である。半導体層２１の厚さは、例えば３００ｎｍである。半導体層２１内のＳｉ（シリコン）の濃度は、例えば２×１０^１９ａｔｏｍｓ／ｃｍ^３程度である。半導体層２１を形成するＩｎＰの比誘電率は１２．４であり、ＩｎＰの熱膨張率は４．５ｐｐｍ／℃である。

半導体層２２は、半導体層２１の一部の領域に接しており、例えばｎ型のＩｎＰ層とｎ型のＩｎＡｌＧａＡｓ層との積層体である。ｎ型のＩｎＰ層は半導体層２１側に位置し、ｎ型のＩｎＡｌＧａＡｓ層は半導体層２３側に位置している。ＩｎＰ層の厚さは、例えば２００ｎｍであり、ＩｎＡｌＧａＡｓ層の厚さは、例えば５０ｎｍである。半導体層２２におけるＩｎＰ層内のＳｉの濃度は、例えば３×１０^１６ａｔｏｍｓ／ｃｍ^３程度である。半導体層２２におけるＩｎＡｌＧａＡｓ層内のＳｉの濃度は、例えば１×１０^１７ａｔｏｍｓ／ｃｍ^３程度である。

半導体層２３は、半導体層２２に接しており、例えばｐ型のＩｎＧａＡｓ層である。半導体層２３の厚さは、例えば４００ｎｍである。半導体層２３内のＣ（炭素）の濃度は、例えば５×１０^１９ａｔｏｍｓ／ｃｍ^３程度である。

半導体層２４は、半導体層２３の一部の領域に接しており、例えばｎ型のＩｎＰ層である。半導体層２４の厚さは、例えば１５０ｎｍである。半導体層２４内のＳｉの濃度は、例えば２×１０^１８ａｔｏｍｓ／ｃｍ^３程度である。

半導体層２５は、半導体層２４に接しており、例えばｎ型のＩｎＧａＡｓ層である。半導体層２５の厚さは、例えば２５０ｎｍである。半導体層２５内のＳｉの濃度は、例えば２×１０^１９ａｔｏｍｓ／ｃｍ^３程度である。

アライメントマーク５は、例えば支持基板２の端部に一又は複数設けられており、半導体積層体４の半導体層２１〜２５を貫通する上記開口部４ａ内に充填された樹脂から構成されている。この樹脂は絶縁性を有している。また、この樹脂の比誘電率は、少なくとも半導体層２１の比誘電率（すなわち、ＩｎＰの比誘電率）よりも小さくなっており、例えば２〜６である。上記樹脂の比誘電率は、半導体層２１〜２５の比誘電率よりも小さいことが好ましい。本実施形態では、上記樹脂として、例えば比誘電率が２．６であるベンゾシクロブテン（ＢＣＢ）を用いる。なお、上記ベンゾシクロブテンの比誘電率は、半導体層２１〜２５の比誘電率よりも小さく、その熱膨張率は、５２ｐｐｍ／℃である。

アライメントマーク５は、積層方向において、支持基板２側から半導体層２５側に向けて窪んでいる凹部（第１凹部）５ａを有している。この凹部５ａは空隙（第１空隙）を形成しており、該空隙が形成されていることにより上述した空隙１３が形成される。また、アライメントマーク５の支持基板２と反対側の露出部５ｂは、半導体層２５の表面に接している。アライメントマーク５の中間部５ｃは、積層方向において半導体層２３及び半導体層２５に挟まれている。

領域６は、半導体積層体４における半導体層２１，２２の一部が除去されることによって形成される開口部（第２開口部）２６に充填された樹脂から構成されている。領域６を構成する樹脂は、アライメントマーク５を構成する樹脂と同一である。この樹脂である領域６は、支持基板２側から半導体層２５側に向けて窪んでいる凹部６ａを有している。この凹部６ａは空隙を形成しており、該空隙が形成されていることにより上述した空隙１４が形成される。

次に、図２〜図５を用いながら本実施形態に係る半導体素子形成用基板の製造方法を説明する。図２の（ａ）〜（ｃ）、図３の（ａ）〜（ｃ）、図４の（ａ）〜（ｃ）、及び図５の（ａ）〜（ｃ）は、本実施形態に係る半導体素子形成用基板の製造方法を説明する図である。

まず、図２の（ａ）に示されるように、第１ステップとして、保護層３２、半導体積層体４、保護層３３、接着層３４、及び支持基板（第１支持基板）３５が順に積層された半導体基板３１を準備する。第１ステップでは、まず、半導体基板３１上に保護層３２、半導体積層体４、保護層３３を形成する。そして、該保護層３３上に設けられた金属層と、支持基板３５上に設けられた金属層とを互いに接着させて接着層３４を形成する。これにより、半導体積層体４において半導体基板３１と反対側の第１主面４ｂ上の保護層３３に、接着層３４を介して支持基板３５を接着する。上記金属層同士の接着は、例えば原子拡散接合によって行われる。

半導体基板３１は、例えばＩＩＩ−Ｖ族化合物半導体によって構成される。半導体基板３１は、例えばＩｎＰ基板である。保護層３２は、半導体積層体４の半導体層２１に対してエッチング選択性が高い半導体層である。保護層３２は、例えば２００ｎｍ程度のＩｎＧａＡｓ層である。保護層３２は、エピタキシャル成長法によって形成される。同様に、半導体積層体４に含まれる半導体層２１〜２５は、例えばエピタキシャル成長法によって形成される。

保護層３３は、半導体積層体４の半導体層２５に対してエッチング選択性が高い半導体層３３ａと、半導体層３３ａに対してエッチング選択性が高い半導体層３３ｂとが順に積層された積層体である。半導体層３３ａは、例えば２００ｎｍ程度のＩｎＰ層である。半導体層３３ｂは、例えば２００ｎｍ程度のＩｎＧａＡｓ層である。半導体層３３ａ，３３ｂは、エピタキシャル成長法によってそれぞれ形成される。接着層３４はタングステン層等であり、例えばスパッタリングで成長される。

次に、図２の（ｂ）に示されるように、第２ステップとして、半導体基板３１を半導体積層体４から除去する。例えば、ドライエッチング又はウェットエッチングにより半導体基板３１を除去する。そして、保護層３２を半導体積層体４から除去する。

次に、図２の（ｃ）に示されるように、第３ステップとして、露出した半導体積層体４の第１主面４ｂに対向する第２主面４ｃ上に、パターニングされた第１エッチングマスク３６を形成する。この第１エッチングマスク３６は、例えばシリコン化合物（ＳｉＮ層又はＳｉＯｘ層等）であり、開口部３６ａを有する。この開口部３６ａによって、第２主面４ｃの一部が露出する。

次に、図３の（ａ）に示されるように、第４ステップとして、第１エッチングマスク３６を用いて半導体積層体４の一部をエッチングする。具体的には、開口部３６ａによって露出する半導体積層体４の半導体層２１〜２５をウェットエッチングすることにより、該半導体層２１〜２５を貫通する開口部４ａを形成する。半導体層２１〜２５のウェットエッチングは、例えば複数のエッチャントを用いて行われる。ウェットエッチングの時間を調整することにより、開口部４ａの最大幅は、第１エッチングマスク３６に設けられる開口部３６ａの幅よりも大きくなっている。ウェットエッチングの時間は、例えば数分から数十分であってよい。

次に、第５ステップとして、まず第１エッチングマスク３６を種々のエッチングによって除去した後、図３の（ｂ）に示されるように、第２主面４ｃ上に、パターニングされた第２エッチングマスク３７を形成する。この第２エッチングマスク３７は、積層方向において開口部４ａに重ならない開口部３７ａと、積層方向において開口部４ａに重なる開口部３７ｂとを有する。この第５ステップでは、第２エッチングマスク３７を形成する前に、開口部４ａを例えば樹脂によって充填することにより、平坦な第２エッチングマスク３７を形成可能である。この場合、開口部４ａに充填された樹脂は、第２エッチングマスク３７に開口部３７ｂが形成された後、該開口部３７ｂを介した種々のエッチングにより除去される。

次に、図３の（ｃ）に示されるように、第６ステップとして、第２エッチングマスク３７を用いて半導体積層体４の一部を除去する。具体的には、開口部３７ａによって露出する半導体積層体４の半導体層２１，２２の一部をエッチングすることにより、空隙を構成する開口部２６を形成する。より具体的には、半導体層２１を構成するＩｎＰ、及び半導体層２２を構成するｎ型のＩｎＰ層を、濃度を調整した塩酸を用いてウェットエッチングすることにより、半導体積層体４に開口部２６を形成する。また、開口部２６の形成と同時に、開口部３７ｂを介したエッチングにより開口部４ａを拡張すると共に半導体層３３ａの一部を除去する。具体的には、半導体層２１であるＩｎＰ層、半導体層２２であるｎ型のＩｎＰ層、半導体層２４であるｎ型のＩｎＰ層、及び半導体層３３ａであるＩｎＰ層を、上記塩酸を用いてウェットエッチングすることにより、開口部４ａの一部を拡張すると共に半導体層３３ａの一部を除去する。

次に、図４の（ａ）に示されるように、第７ステップとして、第２エッチングマスク３７上に樹脂層３９を形成すると共に、開口部４ａ及び半導体積層体４の開口部２６によって形成される空隙内に樹脂を充填する。例えば、塗布法又はインクジェット法等によって樹脂層３９を形成すると共に、開口部４ａ及び開口部２６に樹脂を充填する。

次に、図４の（ｂ）に示されるように、第８ステップとして、樹脂層３９を除去する。例えば、ＣＭＰ（Chemical Mechanical Polishing）によって樹脂層３９を除去する。これにより、少なくとも開口部４ａ及び開口部２６に充填された樹脂は残存し、本実施形態のアライメントマーク５及び領域６を形成する。また、アライメントマーク５及び領域６を形成する樹脂の露出面と、第２エッチングマスク３７の表面とは、略面一になる。なお、樹脂の上記露出面はディッシングによって窪んでもよい。

次に、図４の（ｃ）に示されるように、第９ステップとして、アライメントマーク５の樹脂の一部、及び領域６である樹脂の一部を除去することにより、アライメントマーク５に凹部５ａを形成すると共に領域６に凹部６ａを形成する。具体的には、第２エッチングマスク３７を用いて樹脂の一部をドライエッチングすることにより、凹部５ａ，６ａを形成する。このドライエッチングは、例えばＣＦ_４ガス及びＯ_２ガスを用いた反応性イオンエッチングであり、凹部５ａ，６ａの窪みが少なくとも第２主面４ｃよりも支持基板３５側に到達するまで行われる。例えば、ＣＦ_４ガスの流量を１０ｓｃｃｍ、Ｏ_２ガスの流量を５ｓｃｃｍ、圧力を２０Ｐａ、及び１００Ｗの条件下で上記反応性イオンエッチングを行う。

次に、図５の（ａ）に示されるように、第１０ステップとして、第２エッチングマスク３７を除去する。例えば、種々のエッチングによって第２エッチングマスク３７を除去する。

次に、図５の（ｂ）に示されるように、第１１ステップとして、その主面２ａに第１金属層１１が設けられた支持基板（第２支持基板）２を準備する。また、半導体積層体４の第２主面４ｃ上、アライメントマーク５の露出面上、及び領域６の露出面上に、第２金属層１２を形成する。

次に、図５の（ｃ）に示されるように、第１２ステップとして、半導体積層体４の第２主面４ｃ上に支持基板２を接着する。具体的には、第１金属層１１と第２金属層１２とを互いに接着させることにより金属層３を形成することにより、支持基板２を半導体積層体４の第２主面４ｃ上に接着する。第１金属層１１と第２金属層１２との接着は、例えば原子拡散接合によって行われる。ここで、積層方向から見てアライメントマーク５の凹部５ａに重なる第１金属層１１と第２金属層１２とは互いに接着せず、空隙１３を形成すると共に、領域６の凹部６ａに重なる第１金属層１１と第２金属層１２とは互いに接着せず、空隙１４を形成する。次に、支持基板３５を半導体積層体４から除去する。例えば、ドライエッチング又はウェットエッチングにより支持基板３５を除去する。そして、接着層３４及び保護層３３を除去する。以上により、半導体素子形成用基板１が完成する（図２を参照）。

以上に説明した、本実施形態に係る製造方法によって形成された半導体素子形成用基板１のアライメントマーク５は、樹脂によって構成されている。これにより、金属又は合金製のアライメントマークを用いた場合と比較して、半導体積層体４に直接接する金属は低減するので、半導体層２１〜２５への金属拡散を抑制できる。加えて、半導体層２１，２２の一部に設けられた開口部２６に樹脂が充填されることにより、半導体素子形成用基板１の寄生容量を低減できる。

また、アライメントマーク５は、支持基板２側から半導体層２５側に向けて窪んでいる凹部５ａを有し、凹部５ａは、空隙を形成してもよい。半導体素子形成用基板１の製造時等にアライメントマーク５を構成する樹脂が熱膨張した場合、当該樹脂は、凹部５ａによって形成される空隙内に膨張できる。これにより、半導体素子形成用基板１の破損を抑制できる。

また、開口部２６内の樹脂は、半導体層２１よりも比誘電率が小さくてもよい。

また、上記開口部２６に充填された樹脂である領域６は、支持基板２側から半導体層２５側に向けて窪んでいる凹部６ａを有し、凹部６ａには、空隙が形成されていてもよい。上記半導体素子形成用基板１の製造時等に上記樹脂が熱膨張した場合、当該樹脂は、凹部６ａによって形成される空隙内に膨張することができる。これにより、半導体素子形成用基板１の破損を抑制できる。

また、半導体素子形成用基板１は、半導体積層体４と支持基板２との間に設けられると共に、半導体積層体４と支持基板２とを互いに接合する金属層３をさらに備えてもよい。この場合、半導体積層体４内で発生した熱は、支持基板２と半導体積層体４とに接する金属層３を介して支持基板２に良好に放出される。

また、金属層３は、互いに積層する第１金属層１１及び第２金属層１２を有し、積層方向においてアライメントマーク５と重なる第１金属層１１と第２金属層１２との間には、空隙１３が設けられてもよい。この場合、半導体素子形成用基板１の加熱時等に発生する熱応力を緩和できる。

次に、図６及び図７を用いながら、本実施形態に係る半導体素子形成用基板を用いて形成される半導体素子（ＨＢＴ）の製造方法の一例を説明する。図６の（ａ）〜（ｃ）及び図７の（ａ），（ｂ）は、本実施形態に係る半導体素子形成用基板を用いた半導体素子の製造方法を説明するための図である。

第２１ステップとして、半導体素子形成用基板１の半導体積層体４の一部を除去する。第２１ステップでは、まず、図６の（ａ）に示されるように、半導体層２５をパターニングすることにより、エミッタコンタクト層５１を形成する。例えば、ウェットエッチングにより、エミッタコンタクト層５１を形成する。次に、少なくともエミッタコンタクト層５１と、アライメントマーク５とを覆う第３エッチングマスク４１を形成した後、半導体層２３，２４をウェットエッチングする。これにより、領域６上にエミッタ層５２及びベース層５３を形成する。また、上記第２１ステップにより、ベース層５３に対して外側に形成される領域６が露出するまで半導体層２２をエッチングする。上記第２１ステップにおいては、アライメントマーク５を用いて半導体層２２〜２５のエッチングを行うと共に、第３エッチングマスク４１を所定の位置に形成する。

次に、第２２ステップとして、図６の（ｂ）に示されるように、半導体層２１，２２及び金属層３をそれぞれパターニングすることによって、サブコレクタ層５４ａ及びメインコレクタ層５４ｂを含むコレクタ層５４と、ベース層５３と、エミッタ層５２と、エミッタコンタクト層５１とを有するメサ構造の半導体積層体５０を形成する。この半導体積層体５０は、アライメントマーク５と分離すると共に領域６を含むように設けられる。なお、上記パターニングの際、アライメントマーク５及び領域６はエッチングマスクによって覆うので、アライメントマーク５及び領域６の形状等は変化しない。次に、半導体積層体５０のエミッタコンタクト層５１上にエミッタ電極として機能する電極５５を、ベース層５３上にベース電極として機能する電極５６を、サブコレクタ層５４ａ上にコレクタ電極として機能する電極５７をそれぞれ形成する。これにより、ＨＢＴである半導体素子１００を形成する。半導体素子１００を形成後、アライメントマーク５及び半導体素子１００を覆う絶縁膜５８を形成する。絶縁膜５８は、例えば窒化シリコン膜である。上記第２２ステップにおいては、アライメントマーク５を用いて半導体層２１，２２及び金属層３のエッチングを行うと共に、電極５５〜５７を所定の位置に形成する。

次に、図６の（ｃ）に示されるように、第２３ステップとして、層間膜５９ａ，５９ｂと、電極５５に接続される配線６０、及び電極５７に接続される配線６１とを形成する。層間膜５９ａ，５９ｂは、平坦化膜と呼称してもよく、例えばポリイミド等の樹脂によって形成される層である。また、配線６０，６１は、金属又は合金を含む導電材料から構成される。なお、図６の（ｃ）には示されていないが、電極５６に接続される配線も第２３ステップにて形成される。

次に、図７の（ａ）に示されるように、第２４ステップとして、絶縁膜５８の一部及び層間膜５９ａ，５９ｂを除去することによって、支持基板２の主面２ａの一部を露出する溝Ｇを形成する。例えば、種々のエッチングにより絶縁膜５８及び層間膜５９ａ，５９ｂを除去して溝Ｇを形成する。溝Ｇは、積層方向から見て例えば格子状に形成されている。該溝Ｇによって露出する領域は、後述するダイシングソーが通過する領域である。

次に、図７の（ｂ）に示されるように、第２５ステップとして、支持基板２の薄膜化を行った後、該支持基板２の主面２ａに対向する面２ｂ上に、半導体素子１００の裏面電極として機能する導電層６２を形成する。導電層６２の形成後、支持基板２上に形成された溝Ｇに沿って支持基板２を切断し、アライメントマーク５と半導体素子１００とを分断する。例えば、ダイシングソーを用いて支持基板２を切断する。

以上に説明した、本実施形態に係る半導体素子形成用基板１を用いて形成された半導体素子１００には領域６が設けられている。この領域６である樹脂は、少なくとも半導体層２１の比誘電率よりも小さくなっている。これにより、半導体素子１００に含まれる半導体積層体５０の一部の領域が、その比誘電率よりも小さい樹脂に置換されるので、該半導体素子１００の寄生容量を低減できる。

本発明による半導体素子形成用基板、半導体素子形成用基板の製造方法、及び半導体素子形成用基板を用いて形成される半導体素子の製造方法は、上述した実施形態及び変形例に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態に係る半導体素子１００は、ＨＢＴに限らず、例えば高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）等であってもよい。

また、上記実施形態及び変形例において、可能な範囲で互いに組み合わせてもよい。例えば、半導体積層体４内に埋め込まれる領域６は、半導体層２１のみに設けられてもよい。また、上記領域に樹脂が充填されず、半導体素子１００のサブコレクタ層５４ａには空隙が形成されてもよい。

また、上記実施形態及び変形例において、半導体積層体４にはエッチストップ層が含まれていてもよい。例えば、当該エッチストップ層は、半導体積層体４における半導体層２１と半導体層２２との間に含まれており、半導体層２２に対するエッチング選択性が非常に低いものとする。この場合、エッチストップ層は、半導体層２２の過剰エッチングを抑制でき、半導体素子の特性変化を抑制できる。例えば、エッチストップ層としてＩｎＧａＡｓが用いられる。このエッチストップ層は、例えばリン酸及び過酸化水素水の混合液を水で希釈した液体をエッチャントとしてエッチングされる。

１…半導体素子形成用基板、２…支持基板、２ａ…主面、３…金属層、４…半導体積層体、４ａ…開口部、５…アライメントマーク、５ａ…凹部、６…領域、６ａ…凹部、１１…第１金属層、１２…第２金属層、１３，１４…空隙、２１〜２５…半導体層、２６…開口部、３１…半導体基板、３５…支持基板、３６…第１エッチングマスク、３７…第２エッチングマスク、５１…エミッタコンタクト層、５２…エミッタ層、５３…ベース層、５４…コレクタ層、５４ａ…サブコレクタ層、５４ｂ…メインコレクタ層、５５〜５７…電極、１００…半導体素子、Ｇ…溝。

Claims (5)

1. 支持基板と、
   前記支持基板の主面上に設けられる半導体積層体であって、前記支持基板側から順に積層される、コレクタとして機能する第１半導体層、ベースとして機能する第２半導体層、及びエミッタとして機能する第３半導体層を有する半導体積層体と、
   前記第１半導体層、前記第２半導体層、及び前記第３半導体層を貫通する第１開口部内に充填される樹脂から構成されるアライメントマークと、を備え、
   前記第１半導体層の一部には、前記第１開口部とは異なる第２開口部が設けられ、前記第２開口部内に樹脂が充填されてなる、半導体素子形成用基板。
2. 前記アライメントマークは、前記支持基板側から前記第３半導体層側に向けて窪んでいる第１凹部を有し、
   前記第１凹部は、第１空隙を形成している、請求項１に記載の半導体素子形成用基板。
3. 前記第２開口部内の前記樹脂は、前記第１半導体層よりも比誘電率が小さい、請求項１又は２に記載の半導体素子形成用基板。
4. 半導体基板上に、コレクタとして機能する第１半導体層、ベースとして機能する第２半導体層、及びエミッタとして機能する第３半導体層が順番に積層された半導体積層体を形成する第１工程と、
   前記半導体積層体において前記半導体基板側とは反対側の第１主面上に第１支持基板を接着する第２工程と、
   前記半導体基板を前記半導体積層体から除去する第３工程と、
   前記半導体積層体の前記第１主面に対向する第２主面上に第１エッチングマスクを形成した後、エッチングにより前記第１半導体層、前記第２半導体層、及び前記第３半導体層を貫通する開口部を形成する第４工程と、
   前記第１エッチングマスクを除去する第５工程と、
   前記第２主面上に第２エッチングマスクを形成した後、エッチングにより前記開口部を拡張すると共に、前記第１半導体層の一部を除去して空隙を形成する第６工程と、
   前記開口部に樹脂を充填することによって前記開口部にアライメントマークを形成すると共に、前記空隙に前記樹脂を充填する第７工程と、
   を備える半導体素子形成用基板の製造方法。
5. 請求項４に記載の半導体素子形成用基板の製造方法と、
   前記第２エッチングマスクを除去した後、前記第２主面に第２支持基板を接着する第８工程と、
   前記半導体積層体をエッチングすることにより、コレクタ層、ベース層、及びエミッタ層を成形する第９工程と、
   前記コレクタ層上にコレクタ電極を、前記ベース層上にベース電極を、前記エミッタ層上にエミッタ電極をそれぞれ形成する第１０工程と、
   前記アライメントマークと、前記コレクタ層、前記ベース層、前記エミッタ層、前記空隙内に充填された前記樹脂、前記コレクタ電極、前記ベース電極、及び前記エミッタ電極を有する半導体素子と、を分断するように前記第２支持基板を切断する第１１工程と、
   を備え、
   前記半導体素子に含まれる前記樹脂の比誘電率は、前記コレクタ層の比誘電率よりも小さい、
   半導体素子の製造方法。

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