JP2015023236A - 半導体装置 - Google Patents
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Abstract
【課題】比較的低いコレクタ・ベース間の電圧に対しても、ベース・コレクタ間容量を低減することができる半導体装置を提供する。【解決手段】バイポーラ・トランジスタでは、コレクタ層4は、第1コレクタ層5、第2コレクタ層6および第3コレクタ層7の三層から形成されている。コレクタ層4には、くびれ部20が形成されている。くびれ部20における、コレクタ層4の厚みTN方向の中間位置をくびれ部中間位置NLとし、コレクタ層4における、コレクタ層の厚みTC方向の中間位置をコレクタ層中間位置CLとすると、くびれ部20は、くびれ部中間位置NLがコレクタ層中間位置CLに対してベース層10側に位置するように形成されている。【選択図】図2
Description
本発明は半導体装置に関し、特に、バイポーラ・トランジスタを備えた半導体装置に関するものである。
近年、携帯端末機等のパワーアンプモジュールを構成するトランジスタとして、ヘテロ接合型のバイポーラ・トランジスタが適用されている。ヘテロ接合型のバイポーラ・トランジスタでは、動作速度を上げるために、ベースとコレクタとの間の容量(ベース・コレクタ間容量)を小さくすることが求められる。
ここで、そのようなヘテロ接合型のバイポーラ・トランジスタとして、特許文献1に開示されているバイポーラ・トランジスタについて説明する。図32に示すように、バイポーラ・トランジスタ101では、GaAs等の半導体基板102に接するように、高濃度にドープされたサブコレクタ層103が形成され、そのサブコレクタ層103に接するように、ドープされたコレクタ層104が形成されている。そのコレクタ層104に接するようにベース層110が形成され、そのベース層110に接するようにエミッタ層111が形成されている。そのエミッタ層111に接するようにエミッタキャップ層112が形成されている。
エミッタキャップ層112に接するようにエミッタ電極114が形成され、ベース層110に接するようにベース電極113が形成されている。サブコレクタ層103に接するようにコレクタ電極115が形成されている。このバイポーラ・トランジスタ101では、ベース・コレクタ間容量を低減するために、コレクタ層104におけるサブコレクタ層103側(コレクタ層下部)に、サブコレクタ層103に接するようにくびれ部120が設けられている。すなわち、くびれ部120は、サブコレクタ層103の表面を露出するように、コレクタ層104の側壁から内側に向かって形成された凹部121によって規定されている。
しかしながら、従来のヘテロ接合型のバイポーラ・トランジスタでは、次のような問題点があった。バイポーラ・トランジスタにおける、コレクタ・ベース間の電圧に対するベース・コレクタ間容量の関係を図33に示す。図33に示すように、くびれ部を設けたバイポーラ・トランジスタの場合には、くびれ部を設けないバイポーラ・トランジスタの場合に比べて、比較的高いコレクタ・ベース間の電圧においてベース・コレクタ間容量が低減するものの、比較的低いコレクタ・ベース間の電圧に対しては、ベース・コレクタ間容量を十分に低減することができていないことがわかる。
本発明は、このような問題点を解決するためになされたものであり、その目的は、比較的低いコレクタ・ベース間の電圧に対しても、ベース・コレクタ間容量を低減することができる半導体装置を提供することである。
本発明に係る半導体装置は、サブコレクタ層とコレクタ層とベース層とエミッタ層とを有している。サブコレクタ層は、半導体基板の主表面上に形成されている。コレクタ層は、サブコレクタ層に接するように形成されている。ベース層は、コレクタ層に接するように形成されている。エミッタ層は、ベース層に接するように形成されている。コレクタ層は、厚さ方向と交差する方向にコレクタ層の領域が狭められたくびれ部を備えている。くびれ部は、コレクタ層の側部から厚さ方向と交差する方向に向かって形成された凹部によって規定される。くびれ部における、コレクタ層の厚み方向の中間位置をくびれ部中間位置とし、コレクタ層における、コレクタ層の厚み方向の中間位置をコレクタ層中間位置とすると、くびれ部は、くびれ部中間位置がコレクタ層中間位置に対してベース層側に位置する第1配置、くびれ部中間位置がコレクタ層中間位置に位置する第2配置、および、くびれ部中間位置がコレクタ層中間位置に対してサブコレクタ層側に位置するとともに、凹部にサブコレクタ層が露出しない第3配置のいずれかの配置をもって形成されている。
本発明による半導体装置によれば、くびれ部が、上記第1配置、第2配置および第3配置のいずれかの配置をもって形成されていることで、ベース・コレクタ間容量を、コレクタ・ベース間の電圧が比較的低い電圧に対しても下げることが可能になる。
また、くびれ部を覆うように絶縁膜が形成されていることが好ましい。
これにより、ベース・コレクタ間容量を確実に低減することができるができるとともに、耐湿性を向上させることができる。
これにより、ベース・コレクタ間容量を確実に低減することができるができるとともに、耐湿性を向上させることができる。
くびれ部の形成態様としては、くびれ部は、コレクタ層の互いに対向する側部のうち少なくとも一方の側部に形成されていてもよいし、さらに、対向する側部のうち他方の側部に形成されていてもよい。
また、くびれ部は、一方の側部にだけ形成され、その一方の側部と対向する他方の側部には、ベース層に電気的に接続されるベース引出し配線が配置されていてもよい。
特に、この場合には、他方の側部では、コレクタ層の端面は、ベース層の端面と同じ位置にあるか、または、ベース層の端面から突出した位置にあることが好ましい。
これにより、ベース引出し配線が断線等するのを防止することができる。
実施の形態1
実施の形態1に係る半導体装置として、ヘテロ接合型のバイポーラ・トランジスタの一例について説明する。
実施の形態1に係る半導体装置として、ヘテロ接合型のバイポーラ・トランジスタの一例について説明する。
図1に示すように、バイポーラ・トランジスタ1では、半絶縁性のGaAsの半導体基板2の表面に接するように、n+-GaAs層からなるサブコレクタ層3が形成されている。サブコレクタ層3に接するように、n型のコレクタ層4が形成されている。コレクタ層4に接するように、p-GaAs層からなるベース層10が形成されている。ベース層10の幅(紙面に向かって左右方向)は、10μm程度であり、奥行き(紙面に向かって前後方向)は、25μm程度である。
ベース層10に接するように、n-InGaP層からなるエミッタ層11が形成されている。エミッタ層11に接するように、n-GaAs層とn-InGaAs層からなるエミッタキャップ層12が形成されている。エミッタキャップ層12の幅は、4μm程度である。そのエミッタキャップ層12にオーミック接触するように、エミッタ電極14が形成されている。
なお、半導体基板1とサブコレクタ層3との間に、積層された別の層が形成されていてもよい。また、同様に、サブコレクタ層3とコレクタ層4との間、コレクタ層4とのベース層10との間、ベース層10とエミッタ層11との間およびエミッタ層11とエミッタキャップ層12との間のいずれかにも、別の層が形成されていてもよい。
ベース層10にオーミック接触するように、ベース電極13が形成されている。サブコレクタ層3にオーミック接触するように、コレクタ電極15が形成されている。サブコレクタ層3、コレクタ層4、ベース層10、エミッタ層11およびエミッタキャップ層12等を覆うように絶縁膜17が形成されている。その絶縁膜17の上に、エミッタ電極14に電気的に接続されるエミッタ引出し配線16等が形成されている。
このバイポーラ・トランジスタ1では、コレクタ層4は、第1コレクタ層5、第2コレクタ層6および第3コレクタ層7の三層から形成されている。コレクタ層4の厚さは、約1000nm程度である。第1コレクタ層5は、n-GaAs層(n型キャリア濃度:約1×1016cm-3、厚さ:約740nm)からなり、サブコレクタ層3に接するように形成されている。第2コレクタ層6は、n-InGaP層(n型キャリア濃度:約2×1016cm-3、厚さ:約20nm)からなり、第1コレクタ層5に接するように形成されている。第3コレクタ層7は、n-GaAs層(n型キャリア濃度:約1×1016cm-3、厚さ:約240nm)からなり、第2コレクタ層6に接するように形成されている。
コレクタ層4には、厚さ方向と交差する方向にコレクタ層4の領域が狭められたくびれ部20が形成されている。くびれ部20は、コレクタ層4の側部から内側に向かって形成される凹部21によって、その位置、長さ(幅)および厚み等が規定される。たとえば、くびれ部20の幅(紙面に向かって左右方向)は、ベース層10の幅の約1/2の約5μm程度とされる。また、くびれ部20は、ベース層10とコレクタ層4との界面から約50nm程度の長さ(距離)と、その界面から450nm程度の長さ(距離)までの領域に形成され、くびれ部20の厚さは400nm程度とされる。
ここで、図2に示すように、くびれ部20における、コレクタ層4の厚みTN方向の中間位置をくびれ部中間位置NLとし、コレクタ層4における、コレクタ層の厚みTC方向の中間位置をコレクタ層中間位置CLとする。そうすると、このバイポーラ・トランジスタ1では、くびれ部20は、くびれ部中間位置NLがコレクタ層中間位置CLに対してベース層10側に位置するように形成されている。なお、図2では、図面の簡略化のために、絶縁膜等が省略されている。
上述したヘテロ接合型のバイポーラ・トランジスタ1では、くびれ部中間位置NLがコレクタ層中間位置CLに対してベース層10側に位置するようにくびれ部20が形成されていることで、比較的低いコレクタ・ベース間の電圧に対しても、ベース・コレクタ間容量を低減することができる。これについては、後で詳細に説明する。
次に、上述したヘテロ接合型のバイポーラ・トランジスタ1の製造方法の一例について説明する。まず、半導体基板の表面上に、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびエミッタキャップ層となる所定の層が、それぞれエピタキシャル成長法によって形成される。図3に示すように、半導体基板2の表面に接するように、サブコレクタ層となるn+-GaAs層3aが形成される。そのn+-GaAs層3aに接するように、第1コレクタ層となるn-GaAs層5aが形成される。そのn-GaAs層5aに接するように、第2コレクタ層となるn-InGaP層6aが形成される。
そのn-InGaP層6aに接するように、第3コレクタ層となるn-GaAs層7aが形成される。そのn-GaAs層7aに接するように、ベース層となるp-GaAs層10aが形成される。そのp-GaAs層10aに接するように、エミッタ層となるn-InGaP層11aが形成される。そのn-InGaP層11aに接するように、エミッタキャップ層となるn-GaAs/n-InGaAs層12aが形成される。この層のうち、InGaAs層がエミッタ電極と接触することになる。
次に、所定のフォトレジストマスク(図示せず)をエッチングマスクとして、n-GaAs/n-InGaAs層12aをパターニングすることによって、エミッタキャップ層12(図4参照)が形成される。その後、フォトレジストマスクが除去される。次に、図4に示すように、そのエミッタキャップ層12の表面にエミッタ電極14が形成される。エミッタ電極14は、たとえば、チタン(Ti)、白金(Pt)層および金(Au)層を順次積層させた、厚さ約0.3μm程度の積層膜から形成される。
次に、エミッタ層およびベース層等をパターニングするためのフォトレジストマスク(図示せず)が形成される。次に、そのフォトレジストマスクをエッチングマスクとし、リン酸および過酸化水素水の混合液をエッチング液として、エッチング処理が施される。このとき、図5に示すように、n-InGaP層6aがエッチングストッパ層となって、n-GaAs層7a、p-GaAs層10aおよびn-InGaP層11aがパターニングされて、エミッタ層11、ベース層10および第3コレクタ層7が形成される。その後、フォトレジストマスクが除去される。
次に、ベース電極が形成される領域に位置するn-InGaP層11aの部分が除去される。次に、図6に示すように、リフトオフ法によって、ベース層10に接するベース電極13が形成される。ベース電極13は、たとえば、白金(Pt)層、チタン(Ti)、白金(Pt)および金(Au)層を順次積層させた、厚さ約0.3μm程度の積層膜から形成される。
次に、図7に示すように、エミッタ層11、ベース層10、エミッタ電極14およびベース電極13等を覆うフォトレジストマスク31が形成される。次に、フォトレジストマスク31をエッチングマスクとして、n-GaAs層5aを実質的に残しn-InGaP層6aを除去する所定の薬液によるエッチング処理を施すことによって、露出しているn-InGaP層6aの部分が除去される。次に、n-InGaP層6aを実質的に残してn-GaAs層5aをエッチングする所定の薬液によるエッチング処理を施すことによって、n-GaAs層5aの一部が除去される。
次に、n-GaAs層5aを実質的に残してn-InGaP層6aをエッチングする所定の薬液によるエッチング処理を施すことによって、図8に示すように、n-InGaP層6aがサイドエッチングされて、n-GaAs層7aの下面が露出するとともにn-GaAs層5aの上面が露出する。このとき、残されるn-InGaP層6aの長さが、くびれ部の長さ(幅)として、エミッタキャップ層12の幅よりも短くならないようにサイドエッチングされる。
次に、図9に示すように、n-InGaP層6aを実質的に残してn-GaAs層5aをエッチングする所定の薬液によるエッチング処理を施すことにより、露出しているn-GaAs層5a、7aの部分が除去される。このとき、露出したn-GaAs層7aの下面から上方へ向かってn-GaAs層7aが除去されるとともに、露出したn-GaAs層5aの上面から下方へ向かってn-GaAs層5aが除去されて、凹部21が形成される。その後、図10に示すように、フォトレジストマスク31が除去される。こうして、凹部21を形成することによって、くびれ部20が形成(規定)されることになる。
次に、リフトオフ法によって、図11に示すように、サブコレクタ層3に接するようにコレクタ電極15が形成される。コレクタ電極15は、たとえば、金(Au)層、ニッケル(Ni)層およびゲルマニウム金(AuGe)層を順次積層させた、厚さ約0.3μm程度の積層膜から形成される。次に、たとえば、プラズマCVD(Chemical Vapor Deposition)法によって、くびれ部20を覆うとともに、エミッタキャップ層12、エミッタ層11、コレクタ層4およびサブコレクタ層3等を覆うように、厚さ約200〜500nm程度のシリコン窒化膜等の絶縁膜17(図12参照)が形成される。
次に、絶縁膜17に所定の写真製版処理とエッチング処理を施すことにより、エミッタ電極14およびコレクタ電極15等を露出する開口部が形成される。次に、図12に示すように、エミッタ電極14に接するように、エミッタ引出し配線16等の所定の引出し配線が形成される。エミッタ引出し配線16等は、チタン(Ti)および金(Au)を順次積層させた、厚さ約1μm程度の積層膜から形成される。次に、引出し配線等を覆うように保護膜(図示せず)が形成されて、半導体素子としてバイポーラ・トランジスタが形成される。その後、バイポーラ・トランジスタが所定のパッケージ(図示せず)に実装されて、ヘテロ接合型のバイポーラ・トランジスタを備えた半導体装置が完成する。
上述したバイポーラ・トランジスタでは、くびれ部が所定の位置に配置されていることで、比較的低いコレクタ・ベース間の電圧に対しても、ベース・コレクタ間容量を低減することができる。このことについて、空乏層を示しながら説明する。ベース・コレクタ間容量Cbcは、通常、ベース・コレクタ間に形成される空乏層の厚さと面積(接合面積)に依存する。ここで、空乏層の厚さをd、ベース層とコレクタ層との接合面積をS、真空の誘電率をε0、コレクタ層の比誘電率をεとすると、ベース・コレクタ間容量Cbcは、次の式によって表される。
Cbc=ε0・ε・S/d
空乏層の厚さdは、コレクタ層の不純物濃度が低濃度Ndであり、ベース層の不純物濃度が高濃度である場合には、コレクタ層側に伸びる空乏層の厚さによって近似することができ、単位電荷をq、内蔵電位をVbiとすると、次の式によって表される。
空乏層の厚さdは、コレクタ層の不純物濃度が低濃度Ndであり、ベース層の不純物濃度が高濃度である場合には、コレクタ層側に伸びる空乏層の厚さによって近似することができ、単位電荷をq、内蔵電位をVbiとすると、次の式によって表される。
d=(2ε0・ε・(Vbi+Vcb)/(q・Nd))0.5
この式から、空乏層の厚さdは、コレクタ・ベース間の電圧Vcbが高くなる(逆バイアスを正)にしたがい厚くなり、空乏層はベース層とコレクタ層との接合面からサブコレクタ層側へ徐々に伸びていくことになる。
この式から、空乏層の厚さdは、コレクタ・ベース間の電圧Vcbが高くなる(逆バイアスを正)にしたがい厚くなり、空乏層はベース層とコレクタ層との接合面からサブコレクタ層側へ徐々に伸びていくことになる。
上述したヘテロ接合型のバイポーラ・トランジスタでは、コレクタ・ベース間の電圧Vcbが低い場合には、図13に示すように、空乏層DLの厚さは薄く、ベース層10とコレクタ層4との接合面からその界面の近傍のコレクタ層4の領域までしか伸びず、くびれ部20にまで到達しない。
コレクタ・ベース間の電圧Vcbが少し高くなると、図14(A)に示すように、空乏層DLがくびれ部20の直前まで到達する。空乏層DLがくびれ部20の直前に到達するまでは、ベース・コレクタ間容量Cbcは、空乏層DLの容量だけである。図14(B)に示すように、その空乏層DLの容量をC0とすると、容量C0は次の式によって表される。
Cbc=C0=ε0・ε・S/d
面積Sは、ベース層とコレクタ層との接合面積に相当し、この状態までは、ベース・コレクタ間容量は、くびれ部を備えていないバイポーラ・トランジスタの場合における対応するベース・コレクタ間容量と同じ容量である。
面積Sは、ベース層とコレクタ層との接合面積に相当し、この状態までは、ベース・コレクタ間容量は、くびれ部を備えていないバイポーラ・トランジスタの場合における対応するベース・コレクタ間容量と同じ容量である。
コレクタ・ベース間の電圧Vcbがさらに高くなると、図15(A)に示すように、空乏層DLはくびれ部20に到達する。くびれ部20に到達した空乏層DLの部分では、その面積(厚さ方向と略直交する方向の面積)が、ベース層10とコレクタ層4との接合面積よりも小さくなる。このため、くびれ部20に位置する空乏層の容量はその分小さくなる。また、くびれ部20を規定する凹部21では、寄生容量が形成されることになる。
ここで、図15(B)に示すように、くびれ部20の空乏層の容量をC01、寄生容量をCpaとすると、ベース・コレクタ間容量Cbcは、容量C01と寄生容量Cpaとを並列に接続させた容量C1(C01+Cpa)に、容量C0を直列接続させた容量に相当することになる。なお、この説明では、凹部21に形成される寄生容量を、1つの寄生容量Cpaで代表させている。
コレクタ・ベース間の電圧Vcbがさらに高くなると、図16(A)に示すように、空乏層DLはくびれ部20のサブコレクタ層側の端部に到達する。ここで、図16(B)に示すように、くびれ部20の空乏層の容量をC02、寄生容量をCpaとすると、ベース・コレクタ間容量Cbcは、容量C02と寄生容量Cpaとを並列に接続させた容量C2(C02+Cpa)に、容量C0を直列接続させた容量に相当することになる。
寄生容量Cpaは、絶縁膜17(図1参照)に依存する。絶縁膜の比誘電率ε(たとえば、2〜7程度)は、半導体(GaAs)の比誘電率ε(13.1程度)よりも低い。また、この寄生容量Cpaは、コレクタ・ベース間の電圧Vcbに比較的依存しない容量とされる。このため、容量C01、C02は、くびれ部が形成されていない、半導体(GaAs)だけの場合における対応する容量に比べて小さくなる。これにより、ベース・コレクタ間容量Cbcとして、容量C0と容量C01との直列接続による合成容量、または、容量C0と容量C02との直列接続による合成容量は、くびれ部が形成されていない場合における対応する容量よりも小さくなる。
特に、上述したヘテロ接合型のバイポーラ・トランジスタでは、図2に示すように、くびれ部中間位置NLがコレクタ層中間位置CLに対してベース層10側に位置するようにくびれ部20が形成されている。これにより、ベース層10とコレクタ層4との接合面から、ベース層10とコレクタ層4との接合面積をもって空乏層DLが伸びる長さ(図13および14(A)参照)が、図32に示されるバイポーラ・トランジスタの場合に比べて十分に短くなる。
このため、図17に示すように、ベース・コレクタ間容量Cbcのコレクタ・ベース間の電圧Vcb依存性においては、比較例(図32)に比べて、コレクタ・ベース間の電圧Vcbがより低い電圧に対しても、ベース・コレクタ間容量Cbcを下げることが可能になる。
たとえば、携帯端末機では、バッテリー電源の制約等から、コレクタ・ベース間の電圧Vcbは概ね2V程度以下になる場合が多い。さらに、近年の携帯端末機のトレンドとしては、コレクタ・ベース間の電圧Vcbがさらに低い電圧領域のもとで動作させることが求められている。
コレクタ・ベース間の電圧Vcbが2V程度以下の場合、比較例(図32)では、ベース・コレクタ間容量Cbcをほとんど低減することができないのに対して、実施の形態に係るバイポーラ・トランジスタでは、ベース・コレクタ間容量Cbcを十分に低減させることができる。
さらに、バイポーラ・トランジスタの性能としては、コレクタ・ベース間の電圧Vcbの変動に対して、ベース・コレクタ間容量Cbcの変動が少ないことが好ましいとされる。このとき、たとえば、コレクタ・ベース間の電圧Vcbを2.5V〜0Vの範囲において動作させるような回路設計を想定すると、比較例(図32)では、図17および図33に示すように、コレクタ・ベース間の電圧Vcbが2V付近において、ベース・コレクタ間容量Cbcの急激な変化を生じるため、高周波動作上、問題が発生しやすくなる。一方、実施の形態に係るバイポーラ・トランジスタでは、ベース・コレクタ間容量Cbcの急激な変化はなく、性能として優れていることがいえる。
また、上述したバイポーラ・トランジスタ1では、くびれ部20を覆うように、絶縁膜17が形成されている。これにより、絶縁膜が形成されていないバイポーラ・トランジスタの場合に比べて、耐湿性を大幅に向上させることができる。
また、たとえば、コレクタ層の全体がくびれ部とされたバイポーラ・トランジスタの場合(特許文献2)に比べると、くびれ部20の厚さが薄く、くびれ部20の側方の凹部21を絶縁膜17によって埋め込むことができる。これにより、くびれ部20の機械的強度を上げることができ、たとえば、ベース層等が破損等してしまうのを防止することができる。
第1変形例
上述したバイポーラ・トランジスタでは、くびれ部中間位置NLがコレクタ層中間位置CLに対してベース層10側に位置するようにくびれ部20が形成されている場合について説明した。ここでは、その第1変形例として、くびれ部中間位置NLがコレクタ層中間位置CLに位置するようにくびれ部が形成されたヘテロ接合型のバイポーラ・トランジスタについて説明する。
上述したバイポーラ・トランジスタでは、くびれ部中間位置NLがコレクタ層中間位置CLに対してベース層10側に位置するようにくびれ部20が形成されている場合について説明した。ここでは、その第1変形例として、くびれ部中間位置NLがコレクタ層中間位置CLに位置するようにくびれ部が形成されたヘテロ接合型のバイポーラ・トランジスタについて説明する。
図18に示すように、バイポーラ・トランジスタ1では、コレクタ層4は、第1コレクタ層5、第2コレクタ層6および第3コレクタ層7の三層から形成されている。第1コレクタ層5は、n-GaAs層(n型キャリア濃度:約1×1016cm-3、厚さ:約495nm)からなり、サブコレクタ層3に接するように形成されている。第2コレクタ層6は、n-InGaP層(n型キャリア濃度:約5×1016cm-3、厚さ:約10nm)からなり、第1コレクタ層5に接するように形成されている。第3コレクタ層7は、n-GaAs層(n型キャリア濃度:約1×1016cm-3、厚さ:約495nm)からなり、第2コレクタ層6に接するように形成されている。
コレクタ層4には、厚さ方向と交差する方向にコレクタ層4の領域が狭められたくびれ部20が形成されている。くびれ部20は、コレクタ層4の側部から内側に向かって形成される凹部21によって、その位置、長さ(幅)および厚み等が規定される。図19に示すように、このバイポーラ・トランジスタ1では、くびれ部20は、くびれ部中間位置NLがコレクタ層中間位置CLに位置するように形成されている。なお、これ以外の構成については、図1に示すバイポーラ・トランジスタと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述したバイポーラ・トランジスタは、第1コレクタ層となるn-GaAs層の厚さと、第3コレクタ層となるn-GaAs層の厚さを変更するだけで、前述した図3〜図12に示す工程と実質的に同じ工程によって形成することができる。
第1変形例に係るバイポーラ・トランジスタでは、くびれ部中間位置NLがコレクタ層中間位置CLに位置するようにくびれ部20が形成されている。このため、ベース層10とコレクタ層4との接合面から、ベース層10とコレクタ層4との接合面積をもって空乏層DLが伸びる長さが、前述したバイポーラ・トランジスタの場合より多少長くなるものの、図32に示されるバイポーラ・トランジスタの場合に比べて短くなる。
これにより、図20に示すように、ベース・コレクタ間容量Cbcのコレクタ・ベース間の電圧Vcb依存性においては、比較例(図32)に比べて、コレクタ・ベース間の電圧Vcbが比較的低い電圧に対しても、ベース・コレクタ間容量Cbcを下げることが可能になる。その結果、コレクタ・ベース間の電圧Vcbの電圧として、実使用レベルの低電圧(たとえば、2V以下)において、ベース・コレクタ間容量Cbcを下げることができる。
第2変形例
また、第2変形例として、図21および図22に示すように、くびれ部中間位置NLがコレクタ層中間位置CLに対して前記サブコレクタ層3側に位置するとともに、凹部21にサブコレクタ層3が露出しないように、くびれ部20が形成されていてもよい。すなわち、凹部21の下側壁面にコレクタ層4(第1コレクタ層5)が露出(位置)するように、くびれ部20が形成されていてもよい。このようなくびれ部20が形成されたヘテロ接合型のバイポーラトランジスタ1においても、図1に示すバイポーラ・トランジスタ1および図18に示すバイポーラ・トランジスタ1と同様に、ベース・コレクタ間容量Cbcを下げることができる。
また、第2変形例として、図21および図22に示すように、くびれ部中間位置NLがコレクタ層中間位置CLに対して前記サブコレクタ層3側に位置するとともに、凹部21にサブコレクタ層3が露出しないように、くびれ部20が形成されていてもよい。すなわち、凹部21の下側壁面にコレクタ層4(第1コレクタ層5)が露出(位置)するように、くびれ部20が形成されていてもよい。このようなくびれ部20が形成されたヘテロ接合型のバイポーラトランジスタ1においても、図1に示すバイポーラ・トランジスタ1および図18に示すバイポーラ・トランジスタ1と同様に、ベース・コレクタ間容量Cbcを下げることができる。
このバイポーラ・トランジスタ1の場合、コレクタ・ベース間の電圧Vcbがさらに高くなると、図16(A)に示すように、空乏層DLはくびれ部20のサブコレクタ層3側の端部に到達し、それよりサブコレクタ層3側へさらに伸びることになる。このとき、その端部から横方向(コレクタの厚さ方向と交差する方向)にも空乏層は伸びるものの、この伸びは凹部21の寸法に比べ相対的に小さい。これにより、ベース・コレクタ間容量Cbcは、図16に示す場合と同様の考え方で概ね近似することができる。
したがって、すでに説明したように、ベース・コレクタ間容量Cbcは、容量C02と寄生容量Cpaとを並列に接続させた容量C2(C02+Cpa)に、容量C0を直列接続させた容量に相当することになり、凹部21にサブコレクタ層3が露出しないようにくびれ部20を形成することで、ベース・コレクタ容量Cbcを下げることができる。
このことから、実際の使用を想定したコレクタ・ベース間の電圧Vcbの範囲を考慮すると、ベース・コレクタ間容量Cbcの低減を十分に図るには、くびれ部20の配置として、くびれ部中間位置NLがコレクタ層中間位置CLに対してベース層10側に位置するようにくびれ部20が形成されている配置(第1配置)、くびれ部中間位置NLがコレクタ層中間位置CLに位置するようにくびれ部20が形成されている配置(第2配置)、および、くびれ部中間位置NLがコレクタ層中間位置CLに対して前記サブコレクタ層3側に位置するとともに、凹部21にサブコレクタ層3が露出しないように、くびれ部20が形成されている配置(第3配置)のうちのいずれかの配置になるように、くびれ部20が形成されていることが望ましいことがわかった。
なお、上述したバイポーラ・トランジスタでは、くびれ部20を覆う絶縁膜として、シリコン窒化膜を例に挙げて説明した。ベース・コレクタ間容量Cbcをさらに低減するために、シリコン窒化膜の替わりにシリコン酸化膜(比誘電率ε=4程度)を形成してもよく、また、比誘電率εが2〜4程度の絶縁膜を形成してもよい。また、くびれ部20の厚さを厚くすることによっても、ベース・コレクタ間容量Cbcをさらに低減することができる。
実施の形態2
実施の形態2では、くびれ部の形成態様の他の例について説明する。図23に示すように、コレクタ層4は、第1コレクタ層5、第2コレクタ層6、第3コレクタ層7、第4コレクタ層8および第5コレクタ層9の五層から形成されている。
実施の形態2では、くびれ部の形成態様の他の例について説明する。図23に示すように、コレクタ層4は、第1コレクタ層5、第2コレクタ層6、第3コレクタ層7、第4コレクタ層8および第5コレクタ層9の五層から形成されている。
コレクタ層4の厚さは、約1000nm程度とされる。第1コレクタ層5は、n-GaAs層(n型キャリア濃度:約1×1016cm-3、厚さ:約300nm)からなり、サブコレクタ層3に接するように形成されている。第2コレクタ層6は、n-InGaP層(n型キャリア濃度:約3×1016cm-3、厚さ:約10nm)からなり、第1コレクタ層5に接するように形成されている。
第3コレクタ層7は、n-GaAs層(n型キャリア濃度:約1×1016cm-3、厚さ:約500nm)からなり、第2コレクタ層6に接するように形成されている。第4コレクタ層8は、n-InGaP層(n型キャリア濃度:約3×1016cm-3、厚さ:約10nm)からなり、第3コレクタ層7に接するように形成されている。第5コレクタ層9は、n-GaAs層(n型キャリア濃度:約1×1016cm-3、厚さ:約180nm)からなり、第4コレクタ層8に接するように形成されている。
実施の形態2に係るバイポーラ・トランジスタ1では、第1コレクタ層5と第5コレクタ層9との間にくびれ部20が形成されている。図24に示すように、このバイポーラ・トランジスタ1では、くびれ部20は、くびれ部中間位置NLがコレクタ層中間位置CLに対してベース層10側に位置するように形成されている。なお、これ以外の構成については、図1に示すバイポーラ・トランジスタと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
次に、上述したバイポーラ・トランジスタ1の製造方法の一例について説明する。まず、半導体基板2の表面上に、サブコレクタ層となるn+-GaAs層3a、第1コレクタ層となるn-GaAs層5a、第2コレクタ層となるn-InGaP層6a、第3コレクタ層となるn-GaAs層7a、第4コレクタ層となるn-InGaP層8a、第5コレクタ層となるn-GaAs層9a、ベース層となるp-GaAs層10a、エミッタ層となるn-InGaP層11a、エミッタキャップ層12となるp-GaAs層が、エピタキシャル成長法によって順次形成される(図25参照)。
その後、図4および図5に示す工程と同様の工程を経て、図25に示すように、エミッタキャップ層12、エミッタ電極14、エミッタ層11、ベース層10、第5コレクタ層9、ベース電極13が形成される。
次に、図26に示すように、エミッタ層11、ベース層10、エミッタ電極14およびベース電極13等を覆うフォトレジストマスク32が形成される。次に、フォトレジストマスク32をエッチングマスクとして、n-GaAs層7aを実質的に残しn-InGaP層8aを除去する所定の薬液によるエッチング処理を施すことによって、露出しているn-InGaP層8aの部分が除去される。
次に、n-InGaP層6a、8aを実質的に残してn-GaAs層7aをエッチングする所定の薬液によるエッチング処理を施すことによって、n-GaAs層7aの一部が除去される。このとき、残されるn-GaAs層7aの長さが、くびれ部の長さ(幅)として、エミッタキャップ層12の幅よりも短くならないようにサイドエッチングされる。
次に、n-GaAs層7aを実質的に残してn-InGaP層6a、8aをエッチングする所定の薬液によるエッチング処理を施すことによって、図27に示すように、露出しているn-InGaP層6a、8aの部分がエッチングされて、n-GaAs層8aの下面が露出するとともにn-GaAs層5aの上面が露出する。その後、フォトレジストマスク32が除去される。
次に、n-GaAs層5aに所定の写真製版処理とエッチング処理を施すことにより、サブコレクタ層3を露出する開口部が形成され、次に、図28に示すように、その開口部にコレクタ電極15が形成される。次に、素子アイソレーションのためのイオン注入を行うことにより、サブコレクタ層および第1コレクタ層の所定の部分(図示せず)が絶縁化される。次に、プラズマCVD法によって、くびれ部20等を覆うようにシリコン窒化膜等の絶縁膜17(図23参照)が形成される。
次に、エミッタ引出し配線16等の所定の引出し配線が形成される。その引出し配線等を覆うように保護膜(図示せず)が形成されて、半導体素子としてバイポーラ・トランジスタが形成される。その後、バイポーラ・トランジスタが所定のパッケージ(図示せず)に実装されて、バイポーラ・トランジスタを備えた半導体装置が完成する。
上述したバイポーラ・トランジスタでは、くびれ部中間位置NLがコレクタ層中間位置CLに対してベース層10側に位置するようにくびれ部20が形成されている。このため、実施の形態1において説明したのと同様に、ベース層10とコレクタ層4との接合面から、ベース層10とコレクタ層4との接合面積をもって空乏層DLが伸びる長さが、比較例(図32参照)に係るバイポーラ・トランジスタの場合に比べて短くなる。
これにより、ベース・コレクタ間容量Cbcのコレクタ・ベース間の電圧Vcb依存性においては、比較例(図32)に比べて、コレクタ・ベース間の電圧Vcbがより低い電圧に対して、ベース・コレクタ間容量Cbcを下げることが可能になる。その結果、コレクタ・ベース間の電圧Vcbの電圧として、実使用レベルの低電圧(たとえば、2V以下)において、ベース・コレクタ間容量Cbcを下げることができる。
実施の形態3
実施の形態3では、引出し配線を考慮したくびれ部の形成態様について説明する。
実施の形態3では、引出し配線を考慮したくびれ部の形成態様について説明する。
図29、図30および図31に示すように、コレクタ層4は、第1コレクタ層5、第2コレクタ層6、第3コレクタ層7、第4コレクタ層8および第5コレクタ層9の五層から形成されている。第1コレクタ層5と第5コレクタ層9との間にくびれ部20が形成されている。くびれ部20は、図24に示されるのと同様に、くびれ部中間位置NLがコレクタ層中間位置CLに対してベース層10側に位置するように形成されている。
くびれ部20は、X方向の断面では、図30に示すように、コレクタ層4における互いに対向する側部からそれぞれ内側に向かって凹部21が形成されるとともに、Y方向の断面では、図31に示すように、コレクタ層4における互いに対向する側部のうち、ベース電極13が配置されている側とは反対側の側部にだけ凹部21が形成される態様で形成されている。
そのコレクタ層4における、ベース電極13が配置されている側の側部では、コレクタ層4の第3コレクタ層7等の端面が、ベース層10の端面から突出するように位置する。ベース電極13から延在するベース引出し配線18は、このベース層10の端面から突出する第3コレクタ層7等を覆うように配置されている。なお、これ以外の構成については、図1または図23に示すバイポーラ・トランジスタと同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
上述したバイポーラ・トランジスタでは、実施の形態2において説明したバイポーラ・トランジスタと同様に、コレクタ・ベース間の電圧Vcbの電圧として、実使用レベルの低電圧(たとえば、2V以下)において、ベース・コレクタ間容量Cbcを下げることができる効果に加えて、次のような効果が得られる。
すなわち、コレクタ層4における、Y方向に距離を隔てて対向する側部のうち、ベース電極13が配置されている側ではくびれ部が形成されておらず、コレクタ層4の第3コレクタ層7等の端面が、ベース層10の端面から突出するように位置する。これにより、ベース電極13に電気的に接続されるベース引出し配線18が形成されるコレクタ層4の段差が緩和されて、ベース引出し配線18が断線してしまうのを防止することができる。
なお、各実施の形態では、コレクタ層4に形成される、厚さ方向と交差する方向にコレクタ層4の領域が狭められたくびれ部として、一つのくびれ部20が形成されたバイポーラ・トランジスタを例に挙げて説明した。くびれ部としては、一つに限られずものではなく、複数形成されていてもよい。
また、コレクタ層4を形成する層として、それぞれn型のGaAs層とInGaP層を例に挙げて説明したが、同じエッチング条件に対して、互いに異なるエッチング特性を有するものを含むものであれば、これらに限られるものではない。さらに、コレクタ層4等を構成する各層の膜厚や不純物濃度も一例であって、これらに限定されるものではない。また、バイポーラ・トランジスタとして、ヘテロ接合型に限られず、広くバイポーラ・トランジスタに適用することができる。
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
本発明は、バイポーラ・トランジスタに有効に利用される。
1 バイポーラ・トランジスタ、2 半導体基板、3 サブコレクタ層、3a n+-GaAs層、4 コレクタ層、5 第1コレクタ層、5a n-GaAs層、6 第2コレクタ層、6a n-InGaP層、7 第3コレクタ層、7a n-GaAs層、8 第4コレクタ層、8a n-InGaP層、9 第5コレクタ層、9a n-GaAs層、10 ベース層、10a p-GaAs層、11 エミッタ層、11a InGaP層、12 エミッタキャップ層、12a n-GaAs/n-InGaAs層、13 ベース電極、14 エミッタ電極、15 コレクタ電極、16 エミッタ引出し配線、17 絶縁膜、18 ベース引出し配線、20 くびれ部、21 凹部、31、32 フォトレジストマスク、TC 厚さ)、TN 厚さ、CL 高さ位置、NL 高さ位置、DL 空乏層、C0、C01、C1、C02、C2 容量、Cpa 寄生容量、41 アイソレーション領域、42 第1コレクタ層の外縁、43 第3コレクタ層の外縁、44 ベース層の外縁、45 ベース層の境界。
Claims (6)
- 半導体基板の主表面上に形成されたサブコレクタ層と、
前記サブコレクタ層上に形成されたコレクタ層と、
前記コレクタ層上に形成されたベース層と、
前記ベース層上に形成されたエミッタ層と
を有し、
前記コレクタ層は、厚さ方向と交差する方向に前記コレクタ層の領域が狭められたくびれ部を備え、
前記くびれ部は、前記コレクタ層の側部から前記厚さ方向と交差する方向に向かって形成された凹部によって規定され、
前記くびれ部における、前記コレクタ層の厚み方向の中間位置をくびれ部中間位置とし、前記コレクタ層における、前記コレクタ層の厚み方向の中間位置をコレクタ層中間位置とすると、
前記くびれ部は、前記くびれ部中間位置が前記コレクタ層中間位置に対して前記ベース層側に位置する第1配置、前記くびれ部中間位置が前記コレクタ層中間位置に位置する第2配置、および、前記くびれ部中間位置が前記コレクタ層中間位置に対して前記サブコレクタ層側に位置するとともに、前記凹部に前記サブコレクタ層が露出しない第3配置のいずれかの配置をもって形成された、半導体装置。 - 前記くびれ部を覆うように絶縁膜が形成された、請求項1記載の半導体装置。
- 前記コレクタ層は、互いに対向する側部を有し、
前記くびれ部は、前記対向する側部のうち少なくとも一方の側部に形成された、請求項1または2に記載の半導体装置。 - 前記くびれ部は、前記対向する側部のうち他方の側部に形成された、請求項3記載の半導体装置。
- 前記くびれ部は、前記一方の側部にだけ形成され、
前記一方の側部と対向する他方の側部には、前記ベース層に電気的に接続されるベース引出し配線が配置された、請求項3記載の半導体装置。 - 前記他方の側部では、前記コレクタ層の端面は、前記ベース層の端面と同じ位置にあるか、または、前記ベース層の端面から突出した位置にある、請求項5記載の半導体装置。
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CN109994540A (zh) * | 2017-12-01 | 2019-07-09 | 株式会社村田制作所 | 半导体装置 |
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2013
- 2013-07-23 JP JP2013152541A patent/JP2015023236A/ja active Pending
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