KR100425578B1 - ＳｉＧｅ 이종접합 바이폴라 트랜지스터를 이용하여개선된 Ｑ-인자 특성을 갖는 버렉터 및 그 제조 방법 - Google Patents
ＳｉＧｅ 이종접합 바이폴라 트랜지스터를 이용하여개선된 Ｑ-인자 특성을 갖는 버렉터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100425578B1 KR100425578B1 KR10-2001-0057175A KR20010057175A KR100425578B1 KR 100425578 B1 KR100425578 B1 KR 100425578B1 KR 20010057175 A KR20010057175 A KR 20010057175A KR 100425578 B1 KR100425578 B1 KR 100425578B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- collector
- silicon
- film
- base
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 15
- 229910000577 Silicon-germanium Inorganic materials 0.000 title description 43
- 229910052751 metal Inorganic materials 0.000 claims abstract description 77
- 239000002184 metal Substances 0.000 claims abstract description 77
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 52
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000002955 isolation Methods 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052748 manganese Inorganic materials 0.000 claims abstract description 19
- 239000011572 manganese Substances 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 description 14
- 150000002500 ions Chemical class 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/01—Manufacture or treatment
- H10D1/045—Manufacture or treatment of capacitors having potential barriers, e.g. varactors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/64—Variable-capacitance diodes, e.g. varactors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
본 발명의 버렉터는, 소자 분리막에 의해 한정되는 활성 영역을 갖는 반도체 기판 위에서 활성 영역 중 제1 영역 및 제2 영역에 각각 에미터 전극 및 컬렉터 전극이 배치되고, 제1 영역에 인접한 소자 분리막 위의 제3 영역에는 제1 영역으로부터 연장되는 실리콘-저매니움 베이스 영역과 컨택되는 베이스 전극이 배치되는 구조를 포함하는 실리콘-저매니움 이종접합 바이폴라 트랜지스터를 이용한 것이다. 이 버렉터에 따르면, 제1 영역에는 반도체 기판의 상부 영역에 형성된 제2 도전형의 고농도 매몰 컬렉터 영역과, 고농도 매몰 컬렉터 영역 위에 형성된 제2 도전형의 컬렉터 영역과, 컬렉터 영역 위에 형성된 제1 도전형의 고농도 실리콘-저매니움 베이스 영역과, 실리콘-저매니움 베이스 영역 위에 형성된 금속 실리사이드막과, 금속 실리사이드막과 컨택되도록 형성된 제1 전극막이 배치되고, 제2 영역에는 고농도 매몰 컬렉터 영역 위에 형성된 제2 도전형의 고농도 컬렉터 컨택 영역과, 컬렉터 컨택 영역과 전기적으로 연결되도록 형성된 제2 전극막이 배치되고, 그리고 제3 영역에서 제1 영역으로부터 연장되는 상기 실리콘-저매니움 베이스막 및 베이스 전극이 제거되는 구조를 포함한다.
Description
본 발명은 가변 용량 특성을 갖는 버랙터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 SiGe 이종접합 바이폴라 트랜지스터를 이용하여 개선된 Q-인자 특성을 갖는 버렉터 및 그 제조 방법에 관한 것이다.
일반적으로 버렉터(varactor)는 인가 전압 또는 전류원에 따라서 리액턴스 성분이 변하는 소자로서, 보다 구체적으로는 PN 접합에 인가되는 역방향 바이어스의 크기에 따라 디플리션 영역의 폭이 변경되는 것을 이용하여 리액턴스 성분을 변화시키는 소자를 의미한다.
높은 Q-인자를 요구하는 분야에 버렉터를 사용하고자 하는 경우, 우수한 동작 특성을 얻기 위해 가변 리액턴스 값에 기생하는 저항 성분이 최소로 유지되도록 하여야 한다. 특히 제어 전압에 의해 발진 주파수를 가변으로 할 수 있는 전압 제어 발진기(voltage-controlled oscillator)를 설계하는데 있어서, 버렉터의 Q-인자는 인덕터의 Q-인자와 함께 전압 제어 발진기에서의 공진기의 Q-인자를 결정하는 동시에 발진 신호의 위상 잡음에 영향을 주는 중요한 요소이다.
높은 Q-인자를 갖는 버렉터를 제조하기 위하여 CMOS(Complementary MOS) 트랜지스터의 게이트 산화막을 이용하여 축적 모드(accumulation mode)와 공핍 모드(depletion mode)를 이용한 기술이 제안된 바 있다(J.N.Burghartz; IEEE Journal of solid-state circuits, Vol.32, No.9, 1997, pp1440-1445). 그러나 이 방법은 CMOS 트랜지스터의 게이트 산화막을 형성하기 위하여 CMOS 트랜지스터 제조 공정 또는 BiCMOS(Bipolar Complementary MOS) 트랜지스터 제조 공정을 사용하여야 한다는 제약이 있다. 특히 CMOS 트랜지스터 소자의 경우 구조적인 문제로 인하여 산화막의 계면에서 잡음이 발생하며, 이로 인하여 소자의 1/f(f:주파수) 잡음이 커져서 결국전압 제어 발진기의 위상 잡음이 증가된다는 문제가 있다.
따라서 최근 SiGe HBT(Heterojunction Bipolar Transistor)를 이용하여 버렉터를 제조하는 방법이 각광받고 있다. SiGe HBT는 베이스 영역에서의 에너지 밴드 갭을 감소시킴으로써 우수한 성능을 나타내고 있다는 사실은 잘 알려져 있다.
도 1은 일반적인 SiGe HBT의 구조, 특히 자기 정렬형 SiGe HBT를 나타내 보인 단면도이다.
도 1을 참조하면, p형 기판(100)의 상부 표면에 n+형 매몰 컬렉터 영역(101)이 형성된다. n+형 매몰 컬렉터 영역(101) 위에는 n형 컬렉터 영역(102) 및 n+형 컬렉터 컨택 영역(103)이 소자 분리막(104)에 의해 상호 이격되도록 배치된다. n형 컬렉터 영역(102) 위에는 p+형 SiGe 베이스 영역(105)이 얇게 형성되는데, 이 p+형 SiGe 베이스 영역(105)은 소자 분리막(104) 위로 연장된다. p+형 SiGe 베이스 영역(105) 상부 표면 위와 n+형 컬렉터 컨택 영역(103) 위에는 n+형 폴리실리콘막이 형성된다. p+형 SiGe 베이스 영역(105) 상부 표면 위의 n+형 폴리실리콘막은 n+형 에미터 영역(106)이고, n+형 컬렉터 컨택 영역(103) 위의 n+형 폴리실리콘막은 컬렉터 도전막(107)이다.
p+형 SiGe 베이스 영역(105)은 베이스 전극(108)과 전기적으로 컨택되고, n+형 에미터 영역(106)은 에미터 전극(109)와 전기적으로 컨택되며, 그리고 n+형 컬렉터 컨택 영역(103)은 컬렉터 전극(111)과 전기적으로 컨택된다. 각 영역들(105, 106, 103)과 각 전극들(109, 110, 111) 사이에는 각각 티타늄 실리사이드막(112)이 개재된며, 각 전극들(109, 110, 111)은 절연막(113)에 의해 상호 절연된다. 한편 참조 부호 "114"는 소자 분리를 위한 불순물 영역을 나타내고, 참조 부호 "115"는p+형 외부 베이스 영역을 나타낸다.
도 2는 도 1의 자기 정렬형 SiGe HBT를 이용한 버렉터의 구조를 나타내 보인 단면도이다. 도 2에서 도 1과 동일한 참조 부호는 동일한 영역 또는 층을 나타낸다.
도 2의 버렉터를 도 1의 자기 정렬형 SiGe HBT와 비교하면, pn 다이오드 구조를 형성하기 위하여 n+형 에미터 영역(106)이 p+형 베이스 영역(105)과 절연막(113)에 의해 전기적으로 상호 분리되며, 또한 에미터 전극(도 1의 110)도 제거된다. 이에 따라 n+형 컬렉터 영역(101) 및 컬렉터 전극(111)은 각각 캐소드 영역 및 캐소드 전극으로서 작용하고, p+형 베이스 영역(105) 및 베이스 전극(109)은 각각 애노드 영역 및 애노드 전극으로서 작용한다.
그런데 이와 같은 구조의 버렉터의 경우, p+형 베이스 영역(105)이 티타늄 실리사이드층(112)을 개재하여 베이스 전극(109)과 컨택됨에도 불구하고, 여전히 기생 저항 성분이 존재하므로 소자의 Q-인자에 좋지 않은 영향을 미칠 수 있다는 문제가 있다. 또한 복수개의 버렉터들을 멀티 핑거(multi finger) 형태로 구현할 경우, 인접한 버렉터들의 베이스를 연결시키기 위한 면적 확보로 인하여, n+형 매몰 컬렉터 영역(101)이 길어질 수 밖에 없으며, 이로 인하여 컬렉터 직렬 저항이 증가하여 Q-인자 특성이 저하된다. 또한 소자 분리막(104)으로 인하여 베이스영역(105)과 컬렉터 영역(102)이 중첩되어 형성되는 기생 커패시턴스는 버렉터 고유의 커패시턴스와 병렬로 연결되게 되어, 결과적으로 전체 커패시턴스를 증대시킨다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 위상 잡음 특성이 좋은 SiGe 이종 접합 트랜지스터를 이용하여 Q-인자 특성을 우수하게 유지할 수 있는 버렉터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 버렉터를 제조하는 방법을 제공하는 것이다.
도 1은 일반적인 SiGe 이종 접합 트랜지스터의 구조를 나타내 보인 단면도이다.
도 2는 도 1의 SiGe 이종 접합 트랜지스터를 이용한 버렉터의 구조를 나타내 보인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 버렉터 구조를 나타내 보인 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 버렉터 구조를 나타내 보인 단면도이다.
도 5는 도 2의 버렉터, 도 3의 버렉터 및 도 4의 버렉터의 다이오드 전압-전류 특성을 비교해보기 위하여 나타내보인 그래프이다.
도 6은 도 2의 버렉터, 도 3의 버렉터 및 도 4의 버렉터의 바이어스 전압에 대한 커패시턴스 및 Q-인자 특성을 비교해보기 위하여 나타내보인 그래프이다.
도 7 내지 도 9는 본 발명의 제1 실시예에 따른 버렉터 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 10 내지 도 12는 본 발명의 제2 실시예에 따른 버렉터 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
300, 400...p형 반도체 기판 301, 401...n+형 매몰 컬렉터 영역
302, 402...n형 컬렉터 영역 303, 403...n+형 컬렉터 컨택 영역
304, 404...소자 분리막 305, 405...p+형 SiGe 베이스 영역
406...n+형 도전막 307, 407...n+형 폴리실리콘막
309, 409...제1 금속막 311, 411...제2 금속막
312, 412...금속 실리사이드막 313, 413...절연막
314, 414...불순물 영역 315, 415...p+형 외부 베이스 영역
상기 기술적 과제를 달성하기 위하여, 본 발명의 제1 실시예에 따른 버렉터는, 제1 도전형의 반도체 기판; 상기 반도체 기판의 상부 영역에 형성된 제2 도전형의 고농도 매몰 컬렉터 영역; 상기 고농도 매몰 컬렉터 영역의 제1 표면 위에 형성된 제2 도전형의 컬렉터 영역; 상기 고농도 매몰 컬렉터 영역의 제2 표면 위에 형성된 제2 도전형의 고농도 컬렉터 컨택 영역; 상기 컬렉터 영역 위에 형성된 제1 도전형의 고농도 실리콘-저매니움 베이스 영역; 상기 실리콘-저매니움 베이스 영역 위에 형성된 금속 실리사이드막; 상기 금속 실리사이드막과 컨택되도록 형성된 제1 전극막; 및 상기 컬렉터 컨택 영역과 전기적으로 연결되도록 형성된 제2 전극막을 구비하는 것을 특징으로 한다.
상기 컬렉터 컨택 영역 및 상기 제2 전극막 사이에 형성된 컬렉터 도전막 및금속 실리사이드막을 더 구비하는 것이 바람직하다. 이 경우 상기 컬렉터 도전막은 제2 도전형의 불순물이 고농도로 도핑된 폴리실리콘막일 수 있다.
상기 컬렉터 영역과 상기 실리콘-저매니움 베이스 영역 사이에 형성된 제1 도전형의 고농도 외부 베이스 영역을 더 구비하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 제2 실시예에 따른 버렉터는, 제1 도전형의 반도체 기판; 상기 반도체 기판의 상부 영역에 형성된 제2 도전형의 고농도 매몰 컬렉터 영역; 상기 고농도 매몰 컬렉터 영역의 제1 표면 위에 형성된 제2 도전형의 컬렉터 영역; 상기 고농도 매몰 컬렉터 영역의 제2 표면 위에 형성된 제2 도전형의 고농도 컬렉터 컨택 영역; 상기 컬렉터 영역 위에 형성된 제1 도전형의 고농도 실리콘-저매니움 베이스 영역; 상기 실리콘-저매니움 베이스 영역 위에 형성된 도전막; 상기 도전막 위에 형성된 금속 실리사이드막; 상기 금속 실리사이드막과 컨택되도록 형성된 제1 전극막; 및 상기 컬렉터 컨택 영역과 전기적으로 연결되도록 형성된 제2 전극막을 구비하는 것을 특징으로 한다.
상기 도전막은 제2 도전형의 불순물이 고농도로 도핑된 폴리실리콘막인 것이 바람직하다.
상기 컬렉터 컨택 영역 및 상기 제2 전극막 사이에 형성된 컬렉터 도전막 및 금속 실리사이드막을 더 구비하는 것이 바람직하다. 이 경우 상기 컬렉터 도전막은 제2 도전형의 불순물이 고농도로 도핑된 폴리실리콘막일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 제1 실시예에 따른 버렉터의 제조 방법은, 제1 도전형의 반도체 기판 상부에 제2 도전형의 고농도 매몰컬렉터 영역을 형성하는 단계: 상기 매몰 컬렉터 영역이 형성된 반도체 기판 위에 제2 도전형의 컬렉터 에피층을 형성하는 단계; 소자 분리막에 의해 상기 컬렉터 에피층을 분리시켜 컬렉터 영역 및 컬렉터 컨택 영역을 형성하는 단계; 상기 소자 분리막, 상기 컬렉터 영역 및 상기 컬렉터 컨택 영역 위에 제1 도전형의 고농도 실리콘-저매니움 베이스 에피층을 형성하는 단계; 상기 실리콘-저매니움 베이스 에피층을 패터닝하여 상기 컬렉터 영역의 상부 표면에 형성되도록 한정되는 실리콘-저매니움 베이스 영역을 형성하는 단계; 상기 실리콘-저매니움 베이스 영역 위에 금속 실리사이드막을 형성하는 단계; 상기 금속 실리사이드막의 표면과 직접 컨택되도록 제1 전극막을 형성하는 단계; 및 상기 컬렉터 컨택 영역과 전기적으로 연결되도록 제2 전극막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 전극막을 형성하는 단계는, 상기 컬렉터 컨택 영역 위에 제2 도전형의 고농도 불순물이 도핑된 컬렉터 도전막을 형성하는 단계; 상기 컬렉터 도전막 위에 금속 실리사이드막을 형성하는 단계; 및 상기 금속 실리사이드막의 표면과 직접 컨택되도록 제2 전극막을 형성하는 단계를 포함하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 제2 실시예에 따른 버렉터의 제조 방법은, 제1 도전형의 반도체 기판 상부에 제2 도전형의 고농도 매몰 컬렉터 영역을 형성하는 단계: 상기 매몰 컬렉터 영역이 형성된 반도체 기판 위에 제2 도전형의 컬렉터 에피층을 형성하는 단계; 소자 분리막에 의해 상기 컬렉터 에피층을 분리시켜 컬렉터 영역 및 컬렉터 컨택 영역을 형성하는 단계; 상기 소자 분리막, 상기 컬렉터 영역 및 상기 컬렉터 컨택 영역 위에 제1 도전형의 고농도 실리콘-저매니움 베이스 에피층을 형성하는 단계; 상기 실리콘-저매니움 베이스 에피층의 일부 표면을 노출시키는 질화막 패턴을 상기 실리콘-저매니움 베이스 에피층 위에 형성하는 단계; 상기 실리콘-저매니움 베이스 에피층 위에 도전막을 형성하는 단계; 상기 질화막 패턴을 제거하고 상기 실리콘-저매니움 베이스 에피층을 패터닝하여 실리콘-저매니움 베이스 영역을 형성하는 단계; 상기 컬렉터 컨택 영역 위에 컬렉터 도전막을 형성하는 단계; 상기 실리콘-저매니움 베이스 영역, 상기 도전막 및 상기 컬렉터 도전막 상부에 금속 실리사이드막을 형성하는 단계: 상기 도전막 상부의 금속 실리사이드막의 표면과 직접 컨택되도록 제1 전극막을 형성하는 단계; 및 상기 컬렉터 도전막 상부의 금속 실리사이드막의 표면과 직접 컨택되도록 제2 전극막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3은 본 발명의 제1 실시예에 따른 버렉터 구조를 나타내 보인 단면도이다.
도 3을 참조하면, p형 반도체 기판(300)의 상부 표면에 n+형 매몰 컬렉터 영역(301)이 형성된다. n+형 매몰 컬렉터 영역(301) 위에는 n형 컬렉터 영역(302) 및 n+형 컬렉터 컨택 영역(303)이 소자 분리막(304)에 의해 상호 이격되도록 배치된다.n형 컬렉터 영역(302) 위에는 p+형 외부 베이스 영역(315)이 형성된다. p+형 외부 베이스 영역(315) 위에는 p+형 SiGe 베이스 영역(305)이 형성된다. p+형 SiGe 베이스 영역(305) 위에는 금속 실리사이드막(312)이 형성된다. 금속 실리사이드막(312)의 일부 표면 위에는 에노드 전극으로 사용되는 제1 금속막(309)이 형성되어 금속 실리사이드막(312)을 통해 p+형 SiGe 베이스 영역(305)과 전기적으로 연결된다.
n+형 컬렉터 컨택 영역(303) 위에는 컬렉터 도전막으로 사용되는 n+형 폴리실리콘막(307)이 형성된다. n+형 폴리실리콘막(307) 위에도 금속 실리사이드막(312)이 형성된다. 이 금속 실리사이드막(312)의 일부 표면 위에는 캐소드 전극으로 사용되는 제2 금속막(311)이 형성되어 금속 실리사이드막(312)을 통해 n+형 컬렉터 도전막(307), n+형 컬렉터 컨택 영역(303) 및 n+형 매몰 컬렉터 영역(301)을 통하여 n형 컬렉터 영역(302)과 전기적으로 연결된다. 제1 금속막(309) 및 이 제1 금속막(309)과 접촉된 금속 실리사이드막(312)은 절연막(313)에 의해 제2 금속막(313) 및 이 제2 금속막(313)과 접촉된 금속 실리사이드막(312)과 전기적으로 절연된다. 한편 참조 부호 "314"는 소자 분리를 위한 불순물 영역을 나타낸다.
이와 같은 버렉터는, SiGe HBT 구조에서의 에미터 영역을 제거하고, p+형 SiGe 베이스 영역(305)에 직접 에노드 전극으로서의 제1 금속막(309)을 컨택시킴으로써 별도의 베이스 컨택 영역이 불필요한 구조를 갖는다. 따라서 p+형 SiGe 베이스 영역(305)의 길이가 길 필요가 없으며, 이로 인하여 p+형 SiGe 베이스 영역(305) 내부의 직렬 저항 성분이 감소되어 우수한 Q-인자 특성이 나타난다. 더욱이 복수개의 버렉터들을 멀티 핑거 구조로 구현할 경우, 종래의 베이스 컨택 영역으로 인한 기생 커패시턴스도 제거되므로 버렉터의 고유 커패시턴스 변화비도 향상시킬 수 있다.
도 4는 본 발명의 제2 실시예에 따른 버렉터 구조를 나타내 보인 단면도이다. 제1 실시예에 따른 버렉터 구조에서 베이스 접합을 위한 제1 금속막(309)이 베이스-컬렉터 접합에 영향을 끼칠수 있는데 반하여, 본 실시예에 따른 버렉터 구조는 이와 같은 영향을 제거하기 위하여 제1 금속막과 베이스 영역 사이에 도핑된 폴리실리콘막을 삽입한 구조를 갖는다.
이를 도 4를 참조하여 보다 상세히 설명하면, p형 반도체 기판(400)의 상부 표면에 n+형 매몰 컬렉터 영역(401)이 형성된다. n+형 매몰 컬렉터 영역(401) 위에는 n형 컬렉터 영역(402) 및 n+형 컬렉터 컨택 영역(403)이 소자 분리막(404)에 의해 상호 이격되도록 배치된다. n형 컬렉터 영역(402)의 상부 일정 영역에는 p+형 외부 베이스 영역(415)이 형성된다. p+형 외부 베이스 영역(415) 및 n형 컬렉터 영역(402) 위에는 p+형 SiGe 베이스 영역(405)이 형성된다. p+형 SiGe 베이스영역(305) 위에는 n+형으로 도핑된 도전막(406) 및 금속 실리사이드막(412)이 순차적으로 형성된다. 금속 실리사이드막(412)의 일부 표면 위에는 에노드 전극으로 사용되는 제1 금속막(409)이 형성되어 금속 실리사이드막(412) 및 도전막(406)을 통해 p+형 SiGe 베이스 영역(405)과 전기적으로 연결된다.
n+형 컬렉터 컨택 영역(403) 위에는 컬렉터 도전막으로 사용되는 n+형 폴리실리콘막(407)이 형성된다. n+형 폴리실리콘막(407) 위에도 금속 실리사이드막(412)이 형성된다. 이 금속 실리사이드막(412)의 일부 표면 위에는 캐소드 전극으로 사용되는 제2 금속막(411)이 형성되어 금속 실리사이드막(412)을 통해 n+형 컬렉터 도전막(407), n+형 컬렉터 컨택 영역(403) 및 n+형 매몰 컬렉터 영역(401)을 통하여 n형 컬렉터 영역(402)과 전기적으로 연결된다. 제1 금속막(409) 및 이 제1 금속막(409)과 접촉된 금속 실리사이드막(412)은, 절연막(413)에 의해 제2 금속막(413) 및 이 제2 금속막(413)과 접촉된 금속 실리사이드막(412)과 전기적으로 절연된다. 한편 참조 부호 "414"는 소자 분리를 위한 불순물 영역을 나타낸다.
이와 같은 버렉터는, 제1 실시예에 따른 버렉터와 같이 개선된 Q-인자 특성을 나타내는 동시에, 제1 금속막(409)과 p+형 SiGe 베이스 영역(405) 사이에 완충막 역할의 도전막(406)이 개재되어 있으므로 제1 금속막(409)의 베이스-컬렉터 접합에 대한 영향을 제거할 수 있다.
도 5는 도 2의 버렉터, 도 3의 버렉터 및 도 4의 버렉터의 다이오드 전압-전류 특성을 비교해보기 위하여 나타내보인 그래프로서, 특히 DC(Direct Current) 특성을 나타내 보인 그래프이다.
도 5에서 알 수 있듯이, 도 2의 버렉터(520 참조)와 도 3의 버렉터(530 참조)의 경우 유사한 DC 특성을 나타낸다. 그러나 도 4의 버렉터(540 참조)의 경우 브레이크다운 전압이 상대적으로 낮은 전압에서 발생하지만, 이 브레이크다운 전압이 일반적인 동작 전원 이상에서 발생하므로 문제가 발생하지 않는다.
도 6은 도 2의 버렉터, 도 3의 버렉터 및 도 4의 버렉터의 바이어스 전압에 대한 커패시턴스 및 Q-인자 특성을 비교해보기 위하여 나타내보인 그래프로서, 특히 AC(Alternating Current) 특성을 나타내 보인 그래프이다. 도 6에서 참조 부호 "621"은 도 2의 버렉터의 바이어스 전압에 따른 커패시턴스를 나타내고, 참조 부호 "622"는 도 2의 버렉터의 바이어스 전압에 따른 Q-인자를 나타내고, 참조 부호 "631"은 도 3의 버렉터의 바이어스 전압에 따른 커패시턴스를 나타내고, 참조 부호 "632"는 도 3의 버렉터의 바이어스 전압에 따른 Q-인자를 나타내며, 그리고 참조 부호 "641"은 도 4의 버렉터의 바이어스 전압에 따른 커패시턴스를 나타내고, 참조 부호 "642"는 도 4의 버렉터의 바이어스 전압에 따른 Q-인자를 나타낸다.
도 6의 그래프에서 알 수 있듯이, 도 2의 버렉터에 비하여 도 3의 버렉터의 커패시턴스가 상대적으로 더 적으며, 도 3의 버렉터보다는 도 4의 버렉터의 커패시턴스가 상대적으로 더 적다. Q-인자의 경우, 도 2의 버렉터는 대략 30 정도의 값을 가지지만, 도 3의 버렉터와 도 4의 버렉터의 경우, 각각 80과 120의 개선된 값을 나타냄을 알 수 있다.
도 7 내지 도 9는 본 발명의 제1 실시예에 따른 버렉터 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 7을 참조하면, p형 반도체 기판(300) 위에 마스크막 패턴, 예컨대 포토레지스트막 패턴을 이용하여 매몰 컬렉터 영역 영역이 노출되도록 한다. 다음에 포토레지스트막 패턴을 이온 주입 마스크로 한 불순물, 예컨대 비소(As)와 같은 n형 불순물을 이온 주입하고 열처리하여 n+형 매몰 컬렉터 영역(301)을 형성한다. 다음에 n+형 매몰 컬렉터 영역(301)이 형성된 기판(300) 상에 불순물이 첨가되지 않은 컬렉터 에피층(320)을 형성한 후, n형 불순물 이온을 주입한다.
다음에 도 8을 참조하면, 컬렉터 에피층(320) 위에 질화막 패턴(미도시)을 형성한 후에 열산화 공정을 수행하여 활성 소자 영역인 컬렉터 영역(302) 및 컬렉터 컨택 영역(303)이 형성될 영역을 제외한 나머지 부분에 국부 실리콘 산화(LOCOS)막으로 된 소자 분리막(304)을 형성한다. 다음에 상기 질화막 패턴을 제거하고, 이어서 컬렉터 컨택 영역(303)만을 노출시키는 마스크막 패턴(미도시)을 이용하여 n형 불순물 이온을 주입한다. 그러면 n+형 매몰 컬렉터 영역(301)의 일부 표면 위에 n+형 컬렉터 컨택 영역(303)이 형성된다. 다음에 다시 n형 컬렉터 영역(302) 표면만을 노출시키는 마스크막 패턴(미도시)을 이용하여 p형 불순물 이온을 주입한다. 그러면 n형 컬렉터 영역(302) 위에 p+형 외부 베이스 영역(315)이형성된다. 다음에 기판(300) 전면에 p형 불순물 이온이 고농도로 주입된 SiGe 베이스 에피층(321)을 형성한다.
다음에 도 9를 참조하면, p+형 외부 베이스 영역 위의 p+형 SiGe 베이스 에피층(321)을 제외한 나머지 p+형 SiGe 베이스 에피층(321)을 제거하여 p+형 SiGe 베이스 영역(305)이 형성되도록 한다. 다음에 기판(300) 전면에 n+형 불순물 이온이 도핑된 폴리실리콘막(322)을 형성한다.
계속해서 도 3을 참조하면, n+형 컬렉터 컨택 영역(303) 위의 폴리실리콘막(322)을 제외한 나머지 폴리실리콘막(322)을 제거하여 컬렉터 도전막으로서의 n+형 폴리실리콘막(307)을 형성한다. 그리고 통상의 실리사이드 공정을 수행하여 p+형 SiGe 베이스 영역(305) 및 n+형 컬렉터 컨택 영역(303) 위에 금속 실리사이드막(312)을 형성한다. 다음에 기판(300) 전면에 절연막(313)을 형성하고, 이어서 절연막(313) 일부를 식각하여 p+형 SiGe 베이스 영역(305) 위의 금속 실리사이드막(312) 일부 표면을 노출시키는 제1 컨택 홀과, n+형 폴리실리콘막(307) 위의 금속 실리사이드막(312) 일부 표면을 노출시키는 제2 컨택 홀을 형성한다. 다음에 제1 컨택 홀을 채우는 제1 금속막(309) 및 제2 컨택 홀을 채우는 제2 금속막(311)을 형성한다. 상기 제1 금속막(309)은 버렉터의 애노드 전극으로 사용되고 상기 제2 금속막(311)은 버렉터의 캐소드 전극으로 사용된다.
도 10 내지 도 12는 본 발명의 제2 실시예에 따른 버렉터 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 10을 참조하면, p형 반도체 기판(400) 위에 마스크막 패턴, 예컨대 포토레지스트막 패턴을 이용하여 매몰 컬렉터 영역 영역이 노출되도록 한다. 다음에 포토레지스트막 패턴을 이온 주입 마스크로 한 불순물, 예컨대 비소(As)와 같은 n형 불순물을 이온 주입하고 열처리하여 n+형 매몰 컬렉터 영역(401)을 형성한다. 다음에 n+형 매몰 컬렉터 영역(401)이 형성된 기판(400) 상에 불순물이 첨가되지 않은 컬렉터 에피층(420)을 형성한 후, n형 불순물 이온을 주입한다.
다음에 도 11을 참조하면, 컬렉터 에피층(420) 위에 질화막 패턴(미도시)을 형성한 후에 열산화 공정을 수행하여 활성 소자 영역인 컬렉터 영역(402) 및 컬렉터 컨택 영역(403)이 형성될 영역을 제외한 나머지 부분에 국부 실리콘 산화(LOCOS)막으로 된 소자 분리막(404)을 형성한다. 다음에 상기 질화막 패턴을 제거하고, 이어서 컬렉터 컨택 영역(403)만을 노출시키는 마스크막 패턴(미도시)을 이용하여 n형 불순물 이온을 주입한다. 그러면 n+형 매몰 컬렉터 영역(401)의 일부 표면 위에 n+형 컬렉터 컨택 영역(403)이 형성된다. 다음에 기판(400) 전면에 p형 불순물 이온이 고농도로 주입된 p+형 SiGe 베이스 에피층(421)을 형성한다. 이어서 SiGe 베이스 에피층(421) 위에 질화막 패턴(422)을 형성한다. 이 질화막패턴(422)은 p+형 SiGe 베이스 에피층(421)의 일부 표면을 노출시키는 개구부를 갖는다. 다음에 질화막 패턴(422)의 개구부를 채우는 도전막(406)을 형성한다. 이 도전막은 n+형 폴리실리콘막 패턴으로 형성한다.
다음에 도 12를 참조하면, 질화막 패턴(422)을 제거하고, 이어서 p+형 SiGe 베이스 에피층(421)의 일부를 제거하여 n형 컬렉터 영역(402) 표면과 연결되는 p+형 SiGe 베이스 영역(405)을 형성한다. 도면에 나타내지는 않았지만, 상기 질화막 패턴(422)을 제거한 후에 상기 도전막(406) 측벽에 스페이서를 형성할 수도 있다. 다음에 n+형 컬렉터 컨택 영역(403) 표면 위에 컬렉터 도전막으로서 n+형 폴리실리콘막(407)을 형성한다. 이어서 소정의 마스크막 패턴(미도시)을 이용한 이온 주입 공정을 통해 n형 컬렉터 영역(402) 상부에 p+형 외부 베이스 영역(415)을 형성한다. 다음에 통상의 실리사이드 공정을 수행하여 p+형 SiGe 베이스 영역(405)의 일부 표면, 도전막(406) 표면 및 n+형 폴리실리콘막(407) 표면에 금속 실리사이드막(412)을 형성한다.
계속해서 도 4를 참조하면, 기판(400) 전면에 절연막(413)을 형성하고, 이어서 절연막(413) 일부를 식각하여 도전막(406) 위의 금속 실리사이드막(412) 일부 표면을 노출시키는 제1 컨택 홀과, n+형 폴리실리콘막(407) 위의 금속실리사이드막(412) 일부 표면을 노출시키는 제2 컨택 홀을 형성한다. 다음에 제1 컨택 홀을 채우는 제1 금속막(409) 및 제2 컨택 홀을 채우는 제2 금속막(411)을 형성한다. 상기 제1 금속막(409)은 버렉터의 애노드 전극으로 사용되고 상기 제2 금속막(411)은 버렉터의 캐소드 전극으로 사용된다.
이상의 설명에서와 같이, 본 발명에 따른 SiGe HBT를 이용하여 개선된 Q-인자 특성을 갖는 버렉터에 의하면, 일반적인 SiGe HBT 구조에서의 에미터 영역 및 에미터 전극을 제거하고, 그 위치에 컬렉터 전극을 형성함으로써 SiGe 베이스 영역의 길이를 감소시킬 수 있으며, 이에 따라 베이스 영역에서의 저항을 감소시켜 개선된 Q-인자 특성을 제공할 수 있다는 이점이 있다. 또한 복수개의 버렉터들을 멀티 핑거 구조로 구현할 경우, 종래의 베이스 컨택 영역으로 인한 기생 커패시턴스도 제거되므로 버렉터의 고유 커패시턴스 변화비도 향상시킬 수 있다.
컬렉터 전극과 베이스 영역 사이에 완충막 역할의 도전막을 개재하는 경우, 컬렉터 전극과 베이스 영역이 직접 컨택되지 않으므로 컬렉터 전극의 베이스-컬렉터 접합에 대한 나쁜 영향을 제거할 수 있다는 이점도 있다.
한편 본 발명에 따른 버렉터 제조 방법에 의하면 우수한 Q-인자 특성을 갖는 버렉터를 통상의 HBT 제조 방법을 적용하여 용이하게 제작할 수 있다는 이점이 있다.
Claims (10)
- 소자 분리막에 의해 한정되는 활성 영역을 갖는 반도체 기판 위에서 상기 활성 영역 중 제1 영역 및 제2 영역에 각각 에미터 전극 및 컬렉터 전극이 배치되고, 상기 제1 영역에 인접한 소자 분리막 위의 제3 영역에는 상기 제1 영역으로부터 연장되는 실리콘-저매니움 베이스 영역과 컨택되는 베이스 전극이 배치되는 구조를 포함하는 실리콘-저매니움 이종접합 바이폴라 트랜지스터를 이용한 버렉터에 있어서,상기 제1 영역에는 상기 반도체 기판의 상부 영역에 형성된 제2 도전형의 고농도 매몰 컬렉터 영역과, 상기 고농도 매몰 컬렉터 영역 위에 형성된 제2 도전형의 컬렉터 영역과, 상기 컬렉터 영역 위에 형성된 제1 도전형의 고농도 실리콘-저매니움 베이스 영역과, 상기 실리콘-저매니움 베이스 영역 위에 형성된 금속 실리사이드막과, 상기 금속 실리사이드막과 컨택되도록 형성된 제1 전극막이 배치되고,상기 제2 영역에는 상기 고농도 매몰 컬렉터 영역 위에 형성된 제2 도전형의 고농도 컬렉터 컨택 영역과, 상기 컬렉터 컨택 영역과 전기적으로 연결되도록 형성된 제2 전극막이 배치되고,그리고 상기 제3 영역에서 상기 제1 영역으로부터 연장되는 상기 실리콘-저매니움 베이스막 및 상기 베이스 전극이 제거되는 구조를 포함하는 것을 특징으로 하는 버렉터.
- 제1항에 있어서,상기 컬렉터 영역과 상기 실리콘-저매니움 베이스 영역 사이에 형성된 제1 도전형의 고농도 외부 베이스 영역을 더 구비하는 것을 특징으로 하는 버렉터.
- 소자 분리막에 의해 한정되는 활성 영역을 갖는 반도체 기판 위에서 상기 활성 영역 중 제1 영역 및 제2 영역에 각각 에미터 전극 및 컬렉터 전극이 배치되고, 상기 제1 영역에 인접한 소자 분리막 위의 제3 영역에는 상기 제1 영역으로부터 연장되는 실리콘-저매니움 베이스 영역과 컨택되는 베이스 전극이 배치되는 구조를 포함하는 실리콘-저매니움 이종접합 바이폴라 트랜지스터를 이용한 버렉터에 있어서,상기 제1 영역에는 상기 반도체 기판의 상부 영역에 형성된 제2 도전형의 고농도 매몰 컬렉터 영역과, 상기 고농도 매몰 컬렉터 영역 위에 형성된 제2 도전형의 컬렉터 영역과, 상기 컬렉터 영역 위에 형성된 제1 도전형의 고농도 실리콘-저매니움 베이스 영역과, 상기 실리콘-저매니움 베이스 영역 위에 형성된 도전막과, 상기 도전막 위에 형성된 금속 실리사이드막과, 상기 금속 실리사이드막과 컨택되도록 형성된 제1 전극막이 배치되고,상기 제2 영역에는 상기 고농도 매몰 컬렉터 영역 위에 형성된 제2 도전형의 고농도 컬렉터 컨택 영역과, 상기 컬렉터 컨택 영역과 전기적으로 연결되도록 형성된 제2 전극막이 배치되고,그리고 상기 제3 영역에서 상기 제1 영역으로부터 연장되는 상기 실리콘-저매니움 베이스막 및 상기 베이스 전극이 제거되는 구조를 포함하는 것을 특징으로 하는 버렉터.
- 제3항에 있어서,상기 도전막은 제2 도전형의 불순물이 고농도로 도핑된 폴리실리콘막인 것을 특징으로 하는 버렉터.
- 제1항 또는 제3항에 있어서,상기 컬렉터 컨택 영역 및 상기 제2 전극막 사이에 형성된 컬렉터 도전막 및 금속 실리사이드막을 더 구비하는 것을 특징으로 하는 버렉터.
- 제5항에 있어서,상기 컬렉터 도전막은 제2 도전형의 불순물이 고농도로 도핑된 폴리실리콘막인 것을 특징으로 하는 버렉터.
- 제1항 또는 제3항에 있어서,상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 버렉터.
- 제1 도전형의 반도체 기판 상부에 제2 도전형의 고농도 매몰 컬렉터 영역을 형성하는 단계:상기 매몰 컬렉터 영역이 형성된 반도체 기판 위에 제2 도전형의 컬렉터 에피층을 형성하는 단계;소자 분리막에 의해 상기 컬렉터 에피층을 분리시켜 컬렉터 영역 및 컬렉터 컨택 영역을 형성하는 단계;상기 소자 분리막, 상기 컬렉터 영역 및 상기 컬렉터 컨택 영역 위에 제1 도전형의 고농도 실리콘-저매니움 베이스 에피층을 형성하는 단계;상기 실리콘-저매니움 베이스 에피층을 패터닝하여 상기 컬렉터 영역의 상부 표면에만 배치되고 상기 소자 분리막 상부에서는 제거된 실리콘-저매니움 베이스 영역을 형성하는 단계;상기 실리콘-저매니움 베이스 영역 위에 금속 실리사이드막을 형성하는 단계;상기 금속 실리사이드막의 표면과 직접 컨택되도록 제1 전극막을 형성하는 단계; 및상기 컬렉터 컨택 영역과 전기적으로 연결되도록 제2 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 버렉터의 제조 방법.
- 제8항에 있어서, 상기 제2 전극막을 형성하는 단계는,상기 컬렉터 컨택 영역 위에 제2 도전형의 고농도 불순물이 도핑된 컬렉터 도전막을 형성하는 단계;상기 컬렉터 도전막 위에 금속 실리사이드막을 형성하는 단계; 및상기 금속 실리사이드막의 표면과 직접 컨택되도록 제2 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 버렉터의 제조 방법.
- 제1 도전형의 반도체 기판 상부에 제2 도전형의 고농도 매몰 컬렉터 영역을 형성하는 단계:상기 매몰 컬렉터 영역이 형성된 반도체 기판 위에 제2 도전형의 컬렉터 에피층을 형성하는 단계;소자 분리막에 의해 상기 컬렉터 에피층을 분리시켜 컬렉터 영역 및 컬렉터 컨택 영역을 형성하는 단계;상기 소자 분리막, 상기 컬렉터 영역 및 상기 컬렉터 컨택 영역 위에 제1 도전형의 고농도 실리콘-저매니움 베이스 에피층을 형성하는 단계;상기 실리콘-저매니움 베이스 에피층의 일부 표면을 노출시키는 질화막 패턴을 상기 실리콘-저매니움 베이스 에피층 위에 형성하는 단계;상기 실리콘-저매니움 베이스 에피층 위에 도전막을 형성하는 단계;상기 질화막 패턴을 제거하고 상기 실리콘-저매니움 베이스 에피층을 패터닝하여 상기 컬렉터 영역의 상부 표면에만 배치되고 상기 소자 분리막 상부에서는 제거된 실리콘-저매니움 베이스 영역을 형성하는 단계;상기 컬렉터 컨택 영역 위에 컬렉터 도전막을 형성하는 단계;상기 실리콘-저매니움 베이스 영역, 상기 도전막 및 상기 컬렉터 도전막 상부에 금속 실리사이드막을 형성하는 단계:상기 도전막 상부의 금속 실리사이드막의 표면과 직접 컨택되도록 제1 전극막을 형성하는 단계; 및상기 컬렉터 도전막 상부의 금속 실리사이드막의 표면과 직접 컨택되도록 제2 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 버렉터의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0057175A KR100425578B1 (ko) | 2001-09-17 | 2001-09-17 | ＳｉＧｅ 이종접합 바이폴라 트랜지스터를 이용하여개선된 Ｑ-인자 특성을 갖는 버렉터 및 그 제조 방법 |
| US10/044,107 US6686640B2 (en) | 2001-09-17 | 2002-01-11 | Varactor having improved Q-factor and method of fabricating the same using SiGe heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0057175A KR100425578B1 (ko) | 2001-09-17 | 2001-09-17 | ＳｉＧｅ 이종접합 바이폴라 트랜지스터를 이용하여개선된 Ｑ-인자 특성을 갖는 버렉터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030024155A KR20030024155A (ko) | 2003-03-26 |
| KR100425578B1 true KR100425578B1 (ko) | 2004-04-03 |
Family
ID=19714340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0057175A KR100425578B1 (ko) | 2001-09-17 | 2001-09-17 | ＳｉＧｅ 이종접합 바이폴라 트랜지스터를 이용하여개선된 Ｑ-인자 특성을 갖는 버렉터 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6686640B2 (ko) |
| KR (1) | KR100425578B1 (ko) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7235862B2 (en) * | 2001-07-10 | 2007-06-26 | National Semiconductor Corporation | Gate-enhanced junction varactor |
| US6825089B1 (en) * | 2003-06-04 | 2004-11-30 | Agere Systems Inc. | Increased quality factor of a varactor in an integrated circuit via a high conductive region in a well |
| US7714412B2 (en) * | 2004-08-27 | 2010-05-11 | International Business Machines Corporation | MOS varactor using isolation well |
| US7335956B2 (en) * | 2005-02-11 | 2008-02-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Capacitor device with vertically arranged capacitor regions of various kinds |
| US7459367B2 (en) * | 2005-07-27 | 2008-12-02 | International Business Machines Corporation | Method of forming a vertical P-N junction device |
| KR100780248B1 (ko) * | 2006-12-27 | 2007-11-27 | 동부일렉트로닉스 주식회사 | 다이오드 및 그 제조방법 |
| US7696604B2 (en) * | 2007-10-23 | 2010-04-13 | International Business Machines Corporation | Silicon germanium heterostructure barrier varactor |
| US20100019351A1 (en) * | 2008-07-28 | 2010-01-28 | Albert Ratnakumar | Varactors with enhanced tuning ranges |
| US10109623B2 (en) | 2014-05-08 | 2018-10-23 | Qorvo Us, Inc. | Dual-series varactor EPI |
| US20150325573A1 (en) | 2014-05-08 | 2015-11-12 | Triquint Semiconductor, Inc. | Dual stack varactor |
| US9484471B2 (en) * | 2014-09-12 | 2016-11-01 | Qorvo Us, Inc. | Compound varactor |
| US10193002B2 (en) | 2016-09-13 | 2019-01-29 | Globalfoundries Singapore Pte. Ltd. | MOS varactors and methods for fabricating MOS varactors |
| US10158030B2 (en) | 2017-02-13 | 2018-12-18 | Qualcomm Incorporated | CMOS and bipolar device integration including a tunable capacitor |
| FR3069370B1 (fr) * | 2017-07-21 | 2021-10-22 | St Microelectronics Rousset | Circuit integre contenant une structure de leurre |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11354532A (ja) * | 1998-06-03 | 1999-12-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000042703A (ko) | 1998-12-26 | 2000-07-15 | 서평원 | 바락터 다이오드의 신호 열화 억제장치 |
| US6172378B1 (en) | 1999-05-03 | 2001-01-09 | Silicon Wave, Inc. | Integrated circuit varactor having a wide capacitance range |
| US6521506B1 (en) * | 2001-12-13 | 2003-02-18 | International Business Machines Corporation | Varactors for CMOS and BiCMOS technologies |
-
2001
- 2001-09-17 KR KR10-2001-0057175A patent/KR100425578B1/ko not_active IP Right Cessation
-
2002
- 2002-01-11 US US10/044,107 patent/US6686640B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11354532A (ja) * | 1998-06-03 | 1999-12-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030052388A1 (en) | 2003-03-20 |
| KR20030024155A (ko) | 2003-03-26 |
| US6686640B2 (en) | 2004-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6392275B1 (en) | Semiconductor device with DMOS, BJT and CMOS structures | |
| KR100425578B1 (ko) | ＳｉＧｅ 이종접합 바이폴라 트랜지스터를 이용하여개선된 Ｑ-인자 특성을 갖는 버렉터 및 그 제조 방법 | |
| US6800532B2 (en) | Method of manufacturing a semiconductor device comprising a bipolar transistor and a variable capacitor | |
| US5432360A (en) | Semiconductor device including an anode layer having low density regions by selective diffusion | |
| JP4608205B2 (ja) | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ | |
| TWI829086B (zh) | 利用新的單元幾何結構增強固態功率半導體器件特性 | |
| SE520590C2 (sv) | Halvledarprocess och PMOS-varaktor | |
| JP3905929B2 (ja) | 半導体装置 | |
| US6043553A (en) | Multi-emitter bipolar transistor of a self-align type | |
| KR20010051900A (ko) | 전력 스위치로 사용하기 위한 ＳｉＣ ＮＭＯＳＦＥＴ 및그 제조 방법 | |
| US20120068309A1 (en) | Transistor and Method of Manufacturing a Transistor | |
| US7247925B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2000299386A (ja) | 半導体回路装置及びその製造方法 | |
| US7868424B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100308072B1 (ko) | 반도체소자의 제조방법 | |
| CN111199970A (zh) | 用于静电防护的晶体管结构及其制造方法 | |
| US8829650B2 (en) | Zener diode in a SiGe BiCMOS process and method of fabricating the same | |
| JP3794963B2 (ja) | 半導体装置及びその製造方法 | |
| US20240322022A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| JP4016901B2 (ja) | 絶縁ゲート型半導体装置および絶縁ゲート型半導体装置の製造方法 | |
| JP3649056B2 (ja) | 半導体装置 | |
| JP4364411B2 (ja) | 半導体装置の製造方法 | |
| KR19990010738A (ko) | 전력용 반도체소자 및 그 제조방법 | |
| CN118969855A (zh) | 二极管及其制造方法 | |
| CN119050155A (zh) | 一种SiC器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20010917 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20030627 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20040226 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20040322 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20040323 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20070302 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080307 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090303 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100226 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110228 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120228 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20130304 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130304 Start annual number: 10 End annual number: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20140303 Year of fee payment: 11 |
|
| PR1001 | Payment of annual fee |
Payment date: 20140303 Start annual number: 11 End annual number: 11 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20160209 |