TWI829086B - 利用新的單元幾何結構增強固態功率半導體器件特性 - Google Patents

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Abstract

本發明公開了一種半導體器件及其製造方法。該器件包括重摻雜第一導電類型的襯底和在襯底上形成的輕摻雜第一導電類型的外延層。襯底和外延層之間的緩衝層以襯底和外延層之間的摻雜水準摻雜第一導電類型。一種單元，包括摻雜有在外延層中形成的第二導電性的本體區。第二種導電類型與第一種導電類型相反。所述單元包括摻雜有第一導電類型且形成在至少所述本體區中的源極區。所述器件還包括摻雜有第二導電類型的短接區，所述第二導電類型形成於外延層中，所述外延層透過所述單元的本體區與所述單元的源極區分離，其中所述短接區與所述源極區導電耦合。

Description

利用新的單元幾何結構增強固態功率半導體器件特性
本發明主要涉及金屬-氧化物場效應電晶體（MOSFET），更確切地說，是攸關MOSFET單元幾何結構。
在原有技術的MOSFET器件中，每個單元的佈局包括源極接頭和從源極接頭到靠近源極區的本體區的短路。源極區到本體區的短路阻止了寄生雙極性接面型電晶體（BJT）的啟動，從而允許汲極和源極之間的反向電流流動，並將MOSFET的阻斷電壓從開放射極擊穿電壓（BVCBO）降低到開放基極擊穿電壓（BVCEO）。原有技術的MOSFET器件因此具有相對較大的單元，因為直接靠近源極區的區域被含有導電耦合到源極的短接接頭的短接區佔據。短接區有利於源極區和本體區之間的接觸。短接區佔據空間，本體區必須更大，以考量接觸。因此，現有技術單元的間距減小是有限的。
第9圖表示由於短接區引起的俯仰限制的性質。如第9圖所示，原有技術的單元幾何形狀具有本體區901，其包括源極區904和源極區904內的P+摻雜短接區902。這增加了源極區904和本體區901的尺寸，因為源極區904必須足夠大以包圍短接區902，本體區901必須足夠大以包圍擴大的源極區904。較大的本體區901尺寸意味著單元間距905間距較大，因為每個單元在設備表面上佔據更多空間。在該溝道區域中的本體區901和外延層JFET區域903之間的接觸邊界處形成溝道區域電荷和載流子組合，以允許電流流過器件。通道面積增加意味著器件“導通”電阻降低。隨著溝道和JFET密度的增加，單元間距減小，導通電阻降低。在本發明之前，減小單元間距905具有限制，因為先前的佈局將短接區902放置在源極區904旁邊。
此外，許多原有技術的單元將共用接觸金屬用於源極接頭和短接接頭。然而，源極區和本體區具有相反的導電類型。例如，在N型器件中，源極區為N摻雜，本體區為P摻雜。P摻雜碳化矽（SiC）的最佳接觸金屬不同於N型摻雜碳化矽（SiC）的最佳接觸金屬。這意味著電極接頭或源極接頭使用了次優接頭金屬。
正是在這一前提下，提出了本發明的各種實施例。
本發明提供一種半導體器件，包括：一個重摻雜第一導電類型的襯底；一個輕摻雜第一導電類型的外延層，形成在襯底上；一個摻雜第二導電類型的本體區，形成在外延層中，其中第二導電類型與第一導電類型相反；一個摻雜第一導電類型的源極區，形成在本體區中；該器件還包括：一個摻雜第二導電類型的短接區，形成在外延層中，短接區透過單元的本體區與單元的源極區隔開，其中短接區導電耦合到源極區。
本發明還提供一種半導體器件，包括：一個重摻雜第一導電類型的襯底；一個輕摻雜第一導電類型的外延層，形成在襯底上；一個摻雜第二導電類型的本體區，形成在外延層中，其中第二導電類型與第一導電類型相反；一個摻雜第一導電類型的源極區，形成在本體區中；一個摻雜第二導電類型的短接區，形成在外延層中，其中單元的本體區與短接區形成歐姆接觸，其中短接區導電耦合到源極區；該器件還包括：一個耦合到源極區的源極接頭，一個耦合到短接區的短接接頭，其中源極接頭的材料與短接接頭的材料不同。
在下面的詳細描述中，參考附圖，附圖構成了本發明的一部分，並且在附圖中藉由圖示的方式表示出了可以實施本發明的特定實施例。為了方便起見，在指定導電性或淨雜質載流子類型（P或N）之後使用+或–通常指半導體材料內指定類型的淨雜質載流子的相對濃度。一般而言，N+材料具有比N材料更高的N型淨摻雜物（例如電子）濃度，並且N材料具有比N-材料更高的載流子濃度。類似地，P+材料具有比P材料更高的P型淨摻雜物（例如空穴）濃度，並且P材料具有比P-材料更高的濃度。要注意的是，相關的是載流子的淨濃度，而不一定是摻雜物。例如材料可以重摻雜N型摻雜物，惟如果材料也充分反摻雜P型摻雜物，則材料仍然具有相對低的淨載流子濃度。如本文所用，小於約10 16/cm 3的摻雜物濃度可被視為“輕摻雜”，而大於約10 18/cm 3的摻雜物濃度可被視為“重摻雜”。
具有改進的單元幾何形狀的半導體器件可包括重摻雜第一導電類型的襯底和在襯底上形成的輕摻雜第一導電類型的外延層。在一些實施方案中，可在襯底和外延層之間利用摻雜濃度高於外延層的緩衝層。外延層的區域被劃分為至少一個單元。該單元包括摻雜有在外延層中形成的第二導電類型的本體區和摻雜有至少在本體區中形成的第一導電類型的源極區。第二種導電類型與第一種導電類型相反。該器件的附加操作區域還包括摻雜有第二導電類型的短接區，該第二導電類型形成於外延層中，該外延層透過單元的本體區與單元的源極區分離，其中該短接區與源極區導電耦合。
改進的半導體器件可以包括與短接區歐姆接觸的單元本體區。外延層的結型場效應電晶體（JFET）區域可將短接區的一部分從單元的本體區分離，並且短接區的條帶可中斷接面場效電晶體區（JFET區）。在這種實施方式中，短接區的條帶與單元的本體區進行歐姆接觸。改進的半導體器件可包括複數個單元，其中短接區在兩個或複數個單元之間共用。短接區的條帶的寬度可足以使電流從短接區流向本體區。
改進的半導體器件還可以包括複數個單元，其中短接區在兩個或更多個單元之間共用。複數個單元中的每個單元可由接面場效電晶體區（JFET區）分隔，並且接面場效電晶體區（JFET區）的寬度可被選擇為使得器件將具有足夠低的導通電阻和穿越閘極氧化物的減小的電場。
改進的半導體器件可以包括形成在外延層和本體區的一部分上的閘極。閘極可以包括形成在外延層頂部的絕緣層和形成在絕緣層頂部的導電層。
改進的半導體器件還可以包括耦合到源極區的源極接頭和耦合到短接區的短接接頭，其中源極接頭的材料不同於短接接頭的材料。源極接頭的材料可以是金屬，短接接頭的材料可以是與源極接頭的金屬不同的金屬。
第1圖表示根據本發明的各個方面，具有方形本體區和共用源極區的改進半導體器件單元幾何結構的實施例的外延層的俯視圖。在所示的實施例中，本體區102具有正方形或矩形形狀。接面場效電晶體區（JFET區）103形成在本體區102之間的半導體器件的外延層中。源極接頭104形成在本體區102內的源極區107上方。如圖所示的源極接頭104是方形的，位於本體區102內的源極區107的中心。源極區107和源極接頭104可以是任何形狀，並且可以位於本體區102內的任何位置，只要本體區102的一部分將源極區107與短接區101或短接區接頭105分開。短接區101與本體區102分離，並且允許本體區102的尺寸減小以及本體區102的節距減小。短接區101位於本體區102之間。
短接區101可以與至少一個本體區歐姆接觸，並且在一些實施例中可以與多達兩個、三個、四個、五個、六個或六個以上的本體區接觸。如圖所示，短接區101在四個本體區102之間共用，並且每個本體區102與複數個短接區101接觸。短接區101確保本體區102處於源極電壓，從而防止電流反向流過寄生BJT。本體區之間的接面場效電晶體區（JFET區）103的寬度被選擇為具有足夠低的導通電阻和穿越閘極氧化物的減小的電場。在第1圖所示的實施例中，短接區101佈置在四個本體區之間的交叉處。
接面場效電晶體區（JFET區）103和外延層可以是第一導電類型，其中第一導電類型與第二導電類型相反。本體區102和短接區101可以透過摻雜合適的第二導電型摻雜劑在外延層的選定部分中形成。源極區107可以透過摻雜合適的第一導電型摻雜劑在本體區102的選定部分中形成。例如，外延層、源極區107和JFET區103可以例如透過離子注入摻雜N型摻雜劑，並且短接區101和本體區102可以類似地摻雜P型摻雜劑。N型摻雜劑的實例包括惟不限於磷、氮、砷、銻、鉍、鋰或當並入半導體材料（例如矽）時提供自由負電荷載流子（例如電子）的任何其他材料。P型摻雜劑的實例包括惟不限於硼、鋁、鎵、銦或當並入半導體材料（例如矽）時提供正電荷載流子（例如孔）的任何其他材料。
第2圖表示根據本發明的各個方面，具有六邊形本體區202和短接區201的改進半導體器件單元幾何形狀的替代實現的外延層的俯視圖。本體區202與短接區201共用一側。一個小的短觸點205位於短接區201的中部。短觸點204位於源極區207內。源極區207位於本體區202內，並且本體區202將短接區201與源極區207分離。這裡，本體區202圍繞短接區201的長邊佈置。在本體區拐角處的寬接面場效電晶體區（JFET區）203被確保較短相交幾何形狀的六邊形區域大大避免。六邊形本體區202被設計成在任何地方（包括角部）具有相同的JFET間隙值，從而具有穩定的擊穿電壓。然而，由於角部的電擁擠程度較高，六邊形和方形單元的BV可能低於線性和八角形單元。
第3圖表示根據本發明的各個方面，具有八角本體區302和菱形或八角形短接區301的改進的半導體器件單元幾何形狀的另一個可選實施例的外延層的俯視圖。菱形或八角本體區302的側面與短接區301的側面歐姆接觸。短接接頭305導電地耦合到源極，並且因此耦合到源極接頭304和源極區307。在所示的實施例中，短接區佈置在四個本體區之間的交叉處。
第4圖表示根據本發明的各個方面，改進的半導體器件單元幾何形狀的另一個實施例的外延層的俯視圖，該改進的半導體器件單元幾何形狀具有位於六邊形短接區401的角部的本體區402。在第4圖所示的示例中，本體區402被成形，以創建本體區402和短接區401的集合的整體六邊形。為了簡單起見，第1圖表示具有與短區域401歐姆接觸的六個本體區402的單個功能單元。然而，半導體器件可以具有第4圖所示類型的複數個功能單元，該等功能單元彼此相鄰佈置。如圖所示，源極接頭404位於每個源極區407中，並且源極區407和源極接頭404被塑造為不規則六邊形以適應本體區402的形狀和短接區401的角。短接區401具有六角短接接頭405。
第1圖-第4圖表示其中短接區與本體區直接歐姆接觸的實施方式。這允許透過克服由於靠近源極接頭的短接接頭的幾何形狀而導致的單元尺寸減小限制來減小單元間距。第5圖-第7圖表示其他的實施方式，其中短接區的條帶中斷接面場效電晶體區（JFET區）並在短接區和本體區之間形成歐姆接觸。此外，透過短接區的條帶與本體區接觸的短接區允許更大的接面場效電晶體區（JFET區）和溝道密度，因為短接區需要更少的空間。這允許更好的通道密度和降低“導通”電阻。
第5圖表示根據本發明的各個方面，改進的半導體器件單元幾何結構的另一實施例的外延層的俯視圖，該改進的半導體器件單元幾何結構具有六邊形本體區502和六邊形短接區501，該短接區的條帶506中斷接面場效電晶體區（JFET區）503。短接區501透過條506與本體區502進行歐姆接觸。源極區507透過短接接頭505和源極接頭504導電地耦合到短接區501。本體區502和源極區507短接區501之間的歐姆接觸在操作期間使本體區保持源極電壓，以確保寄生BJT不活動。
第6圖表示根據本發明的各個方面，改進的半導體器件單元幾何結構的另一實現的外延層的俯視圖。在該實施方式中，單元幾何形狀的特徵在於方形本體區602和方形短接區601，其透過中斷接面場效電晶體區（JFET區）603的短接區606的條帶與主體歐姆接觸。源極區607透過短接區605和源極接頭604導電地耦合到短接區601，短接區605和源極接頭604連接到源極並用於將短接觸保持在源極電壓，以防止寄生JFET的啟動。
第7圖表示根據本發明的各個方面，改進的半導體器件單元幾何形狀的又一實施例的外延層的俯視圖。在該實施方式中，單元幾何形狀的特徵在於八角本體區702和八角體或菱形短接區701，其透過中斷接面場效電晶體區（JFET區）703的短接區706的條帶與主體歐姆接觸。短接區701透過短接區706的帶與本體區702歐姆接觸，短接區706橋接短接區透過接面場效電晶體區（JFET區）703並中斷接面場效電晶體區（JFET區）703。源極區707透過源極接頭704導電地耦合到短接接頭705處的短接區701。
與第1圖-第4圖中所示的示例類似，第5圖-第7圖中本體區之間的接面場效電晶體區（JFET區）的寬度被選擇為具有足夠低的導通電阻和穿越閘極氧化物的減小的電場。選擇與本體區形成歐姆接觸的短接區帶的寬度和其他尺寸，以便最大化接面場效電晶體區（JFET區），而不收縮短區域與本體區或複數個區域之間的歐姆接觸。在第1圖-第7圖所示的實施方案中，接面場效電晶體區（JFET區）摻雜有第一導電類型的離子，本體區摻雜有第二導電類型的離子。源極區摻雜有第一導電類型，短接區（包括短接接頭）摻雜有第二導電類型。源極區和短接區可能透過源極金屬導電耦合。雖然第1圖-第7圖描繪了本體區和短接區的各種形狀，惟也設想了減少細胞間距的本體區和短接區的其他形狀（圖中沒有表示出），例如圓形、卵形、五邊形等。
製備方法
第8A圖-第8L圖表示根據本發明的各個方面，製造具有改進的單元幾何形狀的半導體器件的方法。第8A圖表示根據本發明的各個方面，部分形成的半導體器件的橫截面側視圖，該半導體器件包括在分別重摻雜第一導電類型離子的襯底801上形成的輕摻雜第一導電類型類型離子的外延層802，例如，N-外延層和N+襯底。具有第一導電類型的緩衝層830可形成在襯底上方和外延層下方。緩衝層可以比外延層802摻雜更重。外延層802可以透過任何已知的外延方法（例如，氣相、固相、液相、分子束外延等）在襯底801的表面上生長或沉積，緩衝層830可以在形成外延層802的工藝之前或在該工藝的初始階段在襯底801上外延生長。緩衝層的摻雜水準可以介於襯底和外延層的摻雜水準之間。
第8B圖表示根據本發明的各個方面，部分形成的半導體器件的橫截面側視圖，該部分形成的半導體器件在外延層802中具有接面場效電晶體區（JFET區）803，該接面場效電晶體區（JFET區）輕摻雜有第一導電類型的離子，並且形成在重摻雜有第一導電類型的離子的襯底801上。接面場效電晶體區（JFET區）可透過以大於外延層802的濃度注入第一導電類型的離子來摻雜。或者，接面場效電晶體區（JFET區）803可以與外延層802的濃度相同。接面場效電晶體區（JFET區）803可透過任何已知方法摻雜，例如離子注入、氣相摻雜等。
第8C圖表示根據本發明的各個方面，在形成短接區805、終止區804和閘極經由區域806之後形成部分形成的半導體器件的橫截面側視圖。短接區805形成在接面場效電晶體區（JFET區）803中。閘極經由區域806形成在外延層802中。如果外延層是N型的，則短接區805和閘極經由區域806都重摻雜有第二導電類型的離子，例如p型摻雜劑。在外延層802中還可以形成第二導電類型的濃度大於外延層802的終止區804。根據器件所需的擊穿電壓選擇摻雜長度、摻雜濃度和摻雜深度。短接區805、終止區804和閘極經由區域806可透過離子注入或任何其他已知方法（例如氣相摻雜等）來創建。短接區805和閘極經由區域806可摻雜至約10 19cm -3的濃度。
第8D圖表示根據本發明的各個方面，在形成短接區805和閘極經由區域806之後在外延層802的接面場效電晶體區（JFET區）803中形成本體區807之後部分形成的半導體器件的橫截面側視圖。本體區807可以以比短接區805或閘極經由區域806更低的濃度摻雜第二導電類型。儘管示出了一個本體區807，如上所述，單元或功能單元可以包括與至少一個短接區歐姆接觸的複數個本體區。本體區可經由離子注入或任何其它已知方法（例如氣相摻雜等）摻雜。本體區807可以約10 17cm -3的濃度摻雜。接下來，如第8E圖所示創建遮罩區。
第8E圖表示根據本發明的各個方面，在外延層802的接面場效電晶體區（JFET區）803中的本體區807下方形成遮罩區808之後部分形成的半導體器件的橫截面側視圖。遮罩區808可透過離子注入以大於所述濃度形成本體區807。遮罩區808可以10 18cm -3+/-5X10 17cm -3的濃度摻雜第二導電類型的離子。
第8F圖表示根據本發明的各個方面，在本體區807中形成重摻雜源極區809之後部分形成的半導體器件的橫截面側視圖。源極區809可以透過離子注入重摻雜第一導電類型的離子。在注入源極區之後，半導體器件可經歷熱退火步驟。
第8G圖表示根據本發明的各個方面，在形成覆蓋層810和植入退火之後部分形成的半導體器件的橫截面側視圖。覆蓋層809防止表面原子遷移、Si脫附和摻雜劑擴散出半導體，例如SiC。覆蓋層可生長在半導體器件的表面上，其可由例如惟不限於二氧化矽（SiO2）、氮化矽（Si3N4）、氮化鋁（AlN）或石墨[碳（C）]組成。覆蓋層可透過例如在應用合適的光致抗蝕劑並在針對所選光致抗蝕劑優化的溫度和時間下烘烤之後，用覆蓋材料塗覆晶片或樣品來形成。在形成覆蓋層810之後，可在烘箱中將部分形成的半導體器件加熱至足以退火注入離子的溫度。活化退火溫度因半導體類型而異。例如，為了啟動摻雜劑（＞95%），即使注入是在高溫下進行的，也需要高溫啟動後退火（對SiC來說＞1600°C）。
退火工藝之後，除去覆蓋層810。
啟動退火後，犧牲氧化過程就可以完成了。
光滑的表面粗糙度可能改善器件性能，例如歐姆接觸。因此，在形成絕緣層之前，可以在離子注入和幹法蝕刻之後進行犧牲氧化過程。犧牲氧化可以透過熱（濕或幹）氧化來完成。然後透過濕法蝕刻去除該氧化層。犧牲氧化和去除可進行一次或多次，以確保較低的表面粗糙度。
第8H圖表示根據本發明的各個方面，在終端區域804、短接區805、接面場效電晶體區（JFET區）803、本體區807、源極區809和閘極經由區域806上方的半導體器件表面上形成絕緣層811後部分形成的半導體器件的橫截面側視圖。絕緣層810可以是透過熱氧化或任何其他已知的氧化物形成方法在半導體器件表面上生長的氧化物，例如氧化矽。接著，如第8I圖所示，在絕緣層811的表面上形成閘極層812。閘極層可由多晶矽或另一導電材料組成，並可透過諸如化學氣相沉積（CVD）、物理氣相沉積（PVD）等沉積方法形成。閘極層812形成可包括諸如閘極層摻雜、閘極層圖案化和閘極層蝕刻等附加步驟。還可以在閘極層上形成諸如二矽化鎢（WSi2）的額外接觸材料以增加導電性和訊號速度。此些附加步驟對於形成具有半導體器件的適當尺寸和導電性的閘極可能是必要的。在創建閘極層812之後，完成閘極。第8J圖表示根據本發明的各個方面，在閘極層812和絕緣層811上方沉積附加絕緣層813之後，具有改進的單元幾何形狀的半導體器件的製造的橫截面側視圖。附加絕緣層813可由氧化矽組成，並且可替代地藉由熱氧化在表面上生長。在形成附加介電層之後，對絕緣層811和附加絕緣層813進行緻密化。第8K圖表示根據本發明的各個方面，在透過基板801底部的絕緣層811、813和汲極接頭821形成短接接頭815和源極接頭814後，半導體器件製造的橫截面側視圖。在一些實施方案中，可執行晶圓反向研磨過程以減小晶圓厚度並產生減小的導通電阻。在這樣的實施方式中，汲極接頭821是在後研磨和鐳射退火之後形成的最後一步。在緻密化之後，在源極區809和短接區805上方的絕緣層812中使用任何合適的技術（例如透過接觸掩模中的開口的等離子體幹法蝕刻）形成孔。接觸掩模可透過等離子體灰化和用去除溶液清洗或透過任何其他已知掩模去除技術去除，例如惟不限於平面化或拋光。然後，可在絕緣層811、813中的孔中形成短接接頭和源極接頭。舉例來說，惟不僅限於，可形成Ti/TiN的阻擋層以將接觸連接孔排列成一條線，且孔的剩餘部分隨後可填充接觸金屬以在阻擋層頂部形成導電插頭。源極接頭814和短接接頭815可以由相同的金屬組成，例如鎳等。短接接頭815的接觸金屬可以不同於源極接頭814的接觸金屬。例如，SiC器件中的N型接頭可以是鎳，而P型接頭可以是鎳、鈦、鋁、鈷或其組合。在襯底801的底部，可透過沉積形成汲極接頭 821。半導體器件也可在不同環境（例如，N或Ar）下在烘箱或快速熱退火（RTA）室中加熱以退火歐姆電阻接頭。
第8L圖表示根據本發明的各個方面，具有改進的單元幾何形狀的半導體器件的形成的橫截面側視圖，功率金屬816將源極接頭814和短接接頭815耦合在絕緣層813上。金屬可透過諸如物理氣相沉積（PVD）、濺射等沉積技術佈置在絕緣層813的表面上。然後金屬可被圖案化並選擇性蝕刻以在絕緣層813的上表面上形成最終粉末金屬816。第8M圖表示根據本發明的各個方面，半導體器件的橫截面側視圖，其中短接區820耦合到本體區807。與本體區807接觸的短接區820的部分可以是如第5圖-第7圖所示的短接區帶的一部分，或者可以是如第1圖-第4圖所示的接觸本體區中主要的本體區的一部分。最後，可在絕緣層813的表面上形成聚醯亞胺層（圖中沒有表示出），以保護絕緣層並完成半導體器件。
根據本發明的各個方面，具有改進的單元幾何形狀的半導體器件允許將不同的金屬用於源極接頭和短接接頭。這有助於優化接頭。此外，
儘管本發明攸關某些較佳的版本已經做了詳細的敘述，惟仍可能存在各種替代、修正和等效的其他版本。因此，本發明的範圍不應由上述說明決定，與之相反，本發明的範圍應參照所附的權利要求書及其全部等效內容。任何可選件（無論首選與否），都可與其他任何可選件（無論首選與否）組合。在以下權利要求中，除非特別聲明，否則不定冠詞“一個”或“一種”都指下文內容中的一個或複數個項目的數量。除非用“意思是”明確指出限定功能，否則所附的權利要求書並不應認為是意義和功能的局限。權利要求書中沒有進行特定功能的精確指明的任何項目，都應理解為所述的“意義是”。權利要求中未明確說明“用於”執行特定功能的“手段”的任何要素，不得解釋為《美國法典》第35§ 112, ¶ 6卷規定的“手段”或“步驟”條款。
101:短接區 102:本體區 103:接面場效電晶體區（JFET區） 104:源極接頭 105:短接區接頭 107:源極區 201:短接區 202:本體區 203:接面場效電晶體區（JFET區） 204:短觸點 205:短觸點 207:源極區 301:短接區 302:本體區 303:接面場效電晶體區（JFET區） 304:源極接頭 305:短接接頭 307:源極區 401:短接區 402:本體區 403:接面場效電晶體區（JFET區） 404:源極接頭 405:短接接頭 407:源極區 501:短接區 502:本體區 503:接面場效電晶體區（JFET區） 504:源極接頭 505:短接接頭 506:條帶 507:源極區 601:短接區 602:本體區 603:接面場效電晶體區（JFET區） 604:源極接頭 605:短接區 606:短接區 607:源極區 701:短接區 702:本體區 703:接面場效電晶體區（JFET區） 704:源極接頭 705:短接接頭 706:短接區 707:源極區 801:襯底 802:外延層 803:接面場效電晶體區（JFET區） 804:終止區 805:短接區 806:閘極經由區域 807:本體區 808:遮罩區 809:源極區 810:覆蓋層 811:絕緣層 812:閘極層 813:附加絕緣層 814:源極接頭 815:短接接頭 816:金屬 821:汲極接頭 830:緩衝層 901:本體區 902:短接區 903:接面場效電晶體區（JFET區） 904:源極區 905:單元間距
閱讀以下詳細說明並參照以下附圖之後，本發明的其他特徵和優勢將顯而易見：
第1圖表示依據本發明的各個方面，一種具有方形本體區和共用短接區的改進半導體器件單元幾何形狀的外延層的俯視圖。 第2圖表示依據本發明的各個方面，一種具有六邊形本體區和短接區的可選的改進半導體器件單元幾何形狀的外延層的俯視圖。 第3圖表示依據本發明的各個方面，一種具有八邊形本體區和菱形短接區的另一種可選的改進半導體器件單元幾何形狀的外延層的俯視圖。 第4圖表示依據本發明的各個方面，另一種可選的改進的半導體器件單元幾何形狀的另一實施例的外延層的俯視圖，該半導體器件單元幾何形狀具有位於六邊形短接區的角部的本體區。 第5圖表示依據本發明的各個方面，另一種可選的改進的半導體器件單元幾何結構的外延層的俯視圖，該外延層具有六邊形本體區和六邊形短接區，該六邊形短接區具有中斷接面場效電晶體區（JFET區）的條帶。 第6圖表示依據本發明的各個方面，另一種可選的改進的半導體器件單元幾何結構的外延層的俯視圖，該外延層具有方形本體區和方形短接區，該方形短接區透過中斷接面場效電晶體區（JFET區）的短接區條與本體區歐姆接觸。 第7圖表示依據本發明的各個方面，一種改進的半導體器件單元幾何結構的另一個實施例的外延層的俯視圖，該改進的半導體器件單元幾何結構具有八邊形區域和藉由中斷接面場效電晶體區（JFET區）的短接區的條帶與該體歐姆接觸的正方形或菱形短接區。 第8A圖表示依據本發明的各個方面，一種部分形成的半導體器件的橫截面側視圖，該半導體器件具有在襯底上帶有外延層的改進的單元幾何形狀。 第8B圖表示依據本發明的各個方面，部分形成的半導體器件的橫截面側視圖，該部分形成的半導體器件具有改進的單元幾何形狀，在外延層中具有接面場效電晶體區（JFET區），該接面場效電晶體區（JFET區）輕摻雜有第一導電類型的離子，並且形成在重摻雜有第一導電類型的離子的襯底上。 第8C圖表示依據本發明的各個方面，部分形成的半導體器件的橫截面側視圖，該半導體器件具有改進的單元幾何結構，具有短區域、終端區域和閘極通孔區域。 第8D圖表示依據本發明的各個方面，部分形成的半導體器件20的橫截面側視圖，該半導體器件20具有改進的單元幾何形狀，在形成短區域和閘極通孔區域之後，在外延層的接面場效電晶體區（JFET區）中具有本體區。 第8E圖表示依據本發明的各個方面，部分形成的半導體器件的橫截面側視圖，該半導體器件具有改進的單元幾何形狀，在外延層的接面場效電晶體區（JFET區）中的本體區下方具有遮罩區。 第8F圖表示依據本發明的各個方面，部分形成的半導體器件的橫截面側視圖，該半導體器件具有改進的單元幾何結構，在本體區中具有重摻雜源極區。 第8G圖表示依據本發明的各個方面，具有改進的單元幾何形狀的部分形成的半導體器件的橫截面側視圖，表示出了覆蓋層應用和植入退火。 第8H圖表示依據本發明的各個方面，部分形成的半導體器件的橫截面側視圖，該半導體器件具有改進的單元幾何形狀、位於終端區域、短接區、接面場效電晶體區（JFET區）、本體區、源極區和閘極通孔區域上方的半導體器件表面上的絕緣層。 第8I圖表示依據本發明的各個方面，部分形成的半導體器件的橫截面側視圖，該半導體器件具有改進的單元幾何結構，在絕緣層的表面上具有閘極層。 第8J圖表示依據本發明的各個方面，具有改進的單元幾何形狀的部分形成的半導體器件的橫截面側視圖，其中在閘極層和絕緣層的頂部具有附加絕緣層。 第8K圖表示依據本發明的各個方面，具有改進的單元幾何形狀的部分形成的半導體器件的橫截面側視圖，其中短接接頭和源極接頭透過基板底部的絕緣層和汲極接頭形成。 第8L圖表示依據本發明的各個方面，部分形成的半導體器件的橫截面側視圖，該半導體器件具有改進的單元幾何形狀、功率金屬耦合源極接頭和絕緣層上的短接接頭。 第8M圖表示依據本發明的各個方面，示出了具有改進的單元幾何形狀的半導體器件的橫截面側視圖，短接區耦合到本體區。 第9圖表示傳統的半導體器件單元幾何形狀的外延層的俯視圖。
101:短接區
102:本體區
103:接面場效電晶體區(JFET區)
104:源極接頭
105:短接區接頭
107:源極區

Claims (16)

  1. 一種半導體器件，包括：一個重摻雜第一導電類型的襯底；一個輕摻雜第一導電類型的外延層，形成在該襯底上；一個摻雜第二導電類型的本體區，形成在該外延層中，其中第二導電類型與第一導電類型相反；一個摻雜第一導電類型的源極區，形成在該本體區中；該器件還包括：一個摻雜第二導電類型的短接區，形成在該外延層中，該短接區透過單元的該本體區與單元的該源極區隔開，其中該短接區導電耦合到該源極區；包括一個在該襯底和該外延層之間的緩衝層，其中該緩衝層摻雜第一導電類型，其摻雜水準在該襯底的摻雜水準和該外延層的摻雜水準之間。
  2. 如請求項1所述之半導體器件，其中單元的該本體區與該短接區形成歐姆接觸。
  3. 如請求項2所述之半導體器件，其中該外延層的接面場效電晶體區(JFET區)將該短接區的一部分與單元的該本體區隔開，並且該短接區的一個條帶中斷該接面場效電晶體區(JFET區)，其中該短接區的所述條帶與單元的該本體區形成歐姆接觸。
  4. 如請求項3所述之半導體器件，其中該短接區的條帶寬度足以使電流從該短接區流向該本體區。
  5. 如請求項3所述之半導體器件，還包括一個以上的單元，其中該短接區在兩個和更多單元之間共用。
  6. 如請求項5所述之半導體器件，其中複數個單元中的每個單元都由該接面場效電晶體區(JFET區)隔開，其中該接面場效電晶體區(JFET區)的寬度被選擇為具有足夠低的導通電阻和減弱的穿越閘極氧化物的電場。
  7. 如請求項1所述之半導體器件，包括一個絕緣閘極，形成在該外延層和一部分該本體區上方。
  8. 如請求項1所述之半導體器件，其中該源極區位於多邊形該本體區的中心。
  9. 如請求項1所述之半導體器件，還包括一個耦合到該源極區的源極接頭，一個耦合到該短接區的短接接頭，其中源極接頭的材料與該短接接頭的材料不同。
  10. 如請求項1所述之半導體器件，其中源極接頭的材料為金屬，該短接接頭的材料為金屬，源極接頭的金屬與該短接接頭的金屬不同。
  11. 如請求項1-10任一項所述之半導體器件為碳化矽(SiC)器件。
  12. 一種半導體器件，包括：一個重摻雜第一導電類型的襯底；一個輕摻雜第一導電類型的外延層，形成在該襯底上；一個摻雜第二導電類型的本體區，形成在該外延層中，其中第二導電類型與第一導電類型相反；一個摻雜第一導電類型的源極區，形成在該本體區中；一個摻雜第二導電類型的短接區，形成在該外延層中，其中單元的該本體區與該短接區形成歐姆接觸，其中該短接區導電耦合到 該源極區；該器件還包括：一個耦合到該源極區的源極接頭，一個耦合到該短接區的短接接頭，其中源極接頭的材料與該短接接頭的材料不同。
  13. 一種半導體器件，包括：一個重摻雜第一導電類型的襯底；一個輕摻雜第一導電類型的外延層，形成在該襯底上；一個摻雜第二導電類型的本體區，形成在該外延層中，其中第二導電類型與第一導電類型相反；一個摻雜第一導電類型的源極區，形成在該本體區中；該器件還包括：一個摻雜第二導電類型的短接區，形成在該外延層中，該短接區透過單元的該本體區與單元的該源極區隔開，其中該短接區導電耦合到該源極區；其中單元的該本體區與該短接區形成歐姆接觸；其中該外延層的接面場效電晶體區(JFET區)將該短接區的一部分與單元的該本體區隔開，並且該短接區的一個條帶中斷該接面場效電晶體區(JFET區)，其中該短接區的所述條帶與單元的該本體區形成歐姆接觸。
  14. 如請求項13所述之半導體器件，其中該短接區的條帶寬度足以使電流從該短接區流向該本體區。
  15. 如請求項13所述之半導體器件，還包括一個以上的單元，其中該短接區在兩個和更多單元之間共用。
  16. 如請求項15所述之半導體器件，其中複數個單元中的每個單元都由該接面場效電晶體區(JFET區)隔開，其中該接面場效電晶體區(JFET區)的寬度被選擇為具有足夠低的導通電阻和減弱的穿越閘極氧化物的電場。
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