JP6833778B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を電力制御用のスイッチング素子として動作させる場合、ターンオフ時に流れるアバランシェ電流の発振を抑制し、ＥＭＩ（Electromagnetic interference）を低減することが求められる。
国際公開第２００２／０６７３３３号公報
実施形態は、アバランシェ電流の発振を抑制できる半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層と第２導電形の第２半導体層とを含む半導体部と、前記半導体部に部分的に接した第１電極と、前記半導体部を挟んで、前記第１電極の反対側に設けられた第２電極と、前記半導体部と前記第１電極との間に設けられた制御電極と、を備える。前記第１半導体層および前記第２半導体層は、前記半導体部の前記第１電極に接する表面に沿った第１方向に交互に配置される。前記半導体部は、前記第２半導体層と前記第１電極との間に設けられた第２導電形の第３半導体層と、前記第３半導体層と前記第１電極との間に選択的に設けられた第１導電形の第４半導体層と、をさらに含む。前記第１半導体層は、第１導電形の不純物量が他の部分よりも低い第１低濃度部を含み、前記第２半導体層は、前記第２半導体層と前記第３半導体層との境界と前記第２電極側の端との間に位置し、第２導電形の不純物量が他の部分よりも低い第２低濃度部含む。前記第１低濃度部は、前記第２電極から前記第１電極へ向かう第２方向における前記第２低濃度部のレベルと同じ前記第２方向のレベルに位置する。前記第２低濃度部から前記第３半導体層に至る前記第２方向に沿った第１距離と、前記第２半導体層の前記第２電極側の端から前記第２低濃度部に至る前記第２方向に沿った第２距離との比は、前記第１半導体層中を移動する、正孔の移動度と電子の移動度の比と略同一である。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態に係る半導体装置の製造過程を示す模式平面図である。 図３に続く製造過程を示す模式断面図である。 実施形態に係る半導体装置の試験方法を示す模式図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。図２は、実施形態に係る半導体装置１を示す模式平面図である。図１は、図２中に示すＡ−Ａ線に沿った断面を表す模式図である。
図１に示すように、半導体装置１は、半導体部１０と、ソース電極２０と、ドレイン電極３０と、ゲート電極４０と、を備える。半導体部１０は、ソース電極２０とドレイン電極３０との間に設けられる。ゲート電極４０は、半導体部１０とソース電極２０との間に設けられる。半導体装置１は、ドレイン電極３０からソース電極２０へ電流を流す、所謂縦型ＭＯＳＦＥＴである。
ゲート電極４０は、ゲート絶縁膜４３により半導体部１０から電気的に絶縁される。また、ゲート電極４０は、層間絶縁膜４５によりソース電極２０から電気的に絶縁される。
図１および図２に示すように、半導体部１０は、ｎ形半導体層１１と、ｐ形半導体層１３と、を含む。ｎ形半導体層１１およびｐ形半導体層１３は、例えば、Ｙ方向およびＺ方向に延在する板状に設けられる。ｎ形半導体層１１およびｐ形半導体層１３は、半導体部１０の上面に沿った方向（例えば、Ｘ方向）に交互に配置される。
ｎ形半導体層１１は、低濃度部１１Ｍを含む。低濃度部１１Ｍは、ｎ形半導体層１１の他の部分に含まれるｎ形不純物よりも低濃度のｎ形不純物を含む。ｐ形半導体層１３は、低濃度部１３Ｍを含む。低濃度部１３Ｍは、ｐ形半導体層１３の他の部分に含まれるｐ形不純物よりも低濃度のｐ形不純物を含む。ｎ形半導体層１１における低濃度部１１ＭのＺ方向の位置（レベル）は、ｐ形半導体層１３における低濃度部１３ＭのＺ方向の位置（レベル）と同じである。
低濃度部１１Ｍにおけるｎ形不純物濃度は、例えば、１×１０１５ｃｍ−３以上、１×１０１６ｃｍ−３以下である。一方、ｎ形半導体層１１における他の部分のｎ形不純物濃度は、１×１０１６ｃｍ−３以上である。また、低濃度部１３Ｍにおけるｐ形不純物濃度は、例えば、１×１０１５ｃｍ−３以上、１×１０１６ｃｍ−３以下である。一方、ｐ形半導体層１３における他の部分のｐ形不純物濃度は、１×１０１６ｃｍ−３以上である。
半導体部１０は、ｐ形拡散層１５と、ｎ形ソース層１７と、ｐ形コンタクト層１９と、ｎ形ドレイン層３５と、をさらに含む。
ｐ形拡散層１５は、ｐ形半導体層１３とソース電極２０との間に設けられる。ｐ形拡散層１５は、例えば、ｐ形半導体層１３のｐ形不純物よりも高濃度のｐ形不純物を含む。ｐ形拡散層１５は、例えば、ｐ形半導体層１３に電気的に接続される。
ｎ形ソース層１７は、ｐ形拡散層１５とソース電極２０との間に選択的に設けられる。ｎ形ソース層１７は、例えば、ｎ形半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。
ｐ形コンタクト層１９は、ｐ形拡散層１５とソース電極２０との間に選択的に設けられる。ｐ形コンタクト層１９およびｎ形ソース層１７は、半導体部１０の上面に沿って配置される。ソース電極２０は、ｎ形ソース層１７の一部とｐ形コンタクト層１９とに電気的に接続されるように設けられる。ｐ形コンタクト層１９は、例えば、ｐ形拡散層１５のｐ形不純物よりも高濃度のｐ形不純物を含み、ｐ形拡散層１５とソース電極２０とを電気的に接続する。
ゲート電極４０は、例えば、ｎ形半導体層１１とソース電極２０との間に位置する。ゲート電極４０は、ゲート絶縁膜４３を介してｎ形半導体層１１およびｐ形拡散層１５の一部と向き合うように設けられる。すなわち、ゲート電極４０は、ゲートバイアスを印加した時、ｐ形拡散層１５の表面にｎ形反転層が形成され、ｎ形半導体層１１とｎ形ソース層１７とが導通するように設けられる。
ｎ形ドレイン層３５は、ｎ形半導体層１１とドレイン電極３０との間、および、ｐ形半導体層１３とドレイン電極３０との間に設けられる。ｎ形ドレイン層３５は、例えば、ｎ形半導体層１１のｎ形不純物よりも高濃度のｎ形不純物を含む。ｎ形ドレイン層３５は、例えば、ドレイン電極３０に電気的に接続される。
次に、図３（ａ）〜図４（ｂ）を参照して、実施形態に係る半導体装置１の製造方法を説明する。図３（ａ）〜図４（ｂ）は、半導体装置１の製造過程を順に示す模式平面図である。
図３（ａ）に示すように、半導体基板ＳＳの上に半導体層１０１を形成する。半導体基板ＳＳは、例えば、ｎ形シリコンウェーハである。半導体層１０１は、例えば、ｎ形シリコンウェーハ上にエピタキシャル成長されたシリコン層である。半導体層１０１は、例えば、不純物を添加しない条件で成長された、所謂アンドープ層である。半導体層１０１は、例えば、バックグラウンドレベルのｎ形不純物もしくはｐ形不純物、または、その両方を含む。
続いて、図示しない注入マスクを用いてｎ形不純物およびｐ形不純物を半導体層１０１に選択的にイオン注入し、ｎ形注入領域ＮＲとｐ形注入領域ＰＲとを形成する。ｎ形注入領域ＮＲに導入されるｎ形不純物の量は、ｎ形不純物のドーズ量およびｎ形注入領域ＮＲの幅ＬＮ（注入マスクの開口幅）により制御される。また、ｐ形注入領域ＰＲに導入されるｐ形不純物の量は、ｐ形不純物のドーズ量およびｐ形注入領域ＰＲの幅ＬＰ（注入マスクの開口幅）により制御される。ｎ形注入領域ＮＲに導入されるｎ形不純物は、例えば、ｐ形注入領域ＰＲに導入されるｐ形不純物の量と同量となるように制御される。
図３（ｂ）に示すように、半導体層１０１の上に半導体層１０３を形成する。半導体層１０３は、例えば、シリコン層であり、不純物を添加しないアンドープ層である。続いて、ｎ形不純物およびｐ形不純物を半導体層１０３に選択的にイオン注入し、ｎ形注入領域ＮＲとｐ形注入領域ＰＲとを形成する。半導体層１０３のｎ形注入領域ＮＲは、半導体層１０１のｎ形注入領域ＮＲの直上に形成される。半導体層１０３のｐ形注入領域ＰＲは、半導体層１０１のｐ形注入領域ＰＲの直上に形成される。この場合も、ｎ形注入領域ＮＲに導入されるｎ形不純物は、例えば、ｐ形注入領域ＰＲに導入されるｐ形不純物の量と同量となるように制御される。
図３（ｃ）に示すように、半導体層１０３の上に半導体層１０５を形成する。半導体層１０５は、例えば、シリコン層であり、不純物を添加しないアンドープ層である。続いて、ｎ形不純物およびｐ形不純物を半導体層１０５に選択的にイオン注入し、ｎ形注入領域ＮＲとｐ形注入領域ＰＲとを形成する。半導体層１０５のｎ形注入領域ＮＲは、半導体層１０３のｎ形注入領域ＮＲの直上に形成される。半導体層１０５のｐ形注入領域ＰＲは、半導体層１０３のｐ形注入領域ＰＲの直上に形成される。ｎ形注入領域ＮＲに導入されるｎ形不純物は、例えば、ｐ形注入領域ＰＲに導入されるｐ形不純物の量と同量となるように制御される。
図４（ａ）は、積層体１１０の断面を表す模式図である。積層体１１０は、アンドープの半導体層の成長とｎ形不純物およびｐ形不純物のイオン注入と繰り返すことにより形成される。積層体１１０は、半導体基板ＳＳの上に積層された半導体層１０１、１０３、１０５、１０７、１０９、１１１、１１３、１１５、１１７および１１９を含む。
ｎ形注入領域ＮＲおよびｐ形注入領域ＰＲは、半導体層１１９を除く各半導体層に形成される。最上層の半導体層１１９には、ｎ形不純物およびｐ形不純物のいずれもイオン注入されない。半導体層１１９は、アンドープ層もしくは所定のｎ形不純物濃度を有するように、エピタキシャル成長時にｎ形不純物が添加される。
図４（ａ）に示すように、ｎ形注入領域ＮＲおよびｐ形注入領域ＰＲは、それぞれＺ方向に並ぶように形成される。半導体層１１３に形成されるｎ形注入領域ＮＲは、他の半導体層に形成されるｎ形注入領域ＮＲのｎ形不純物量よりも少ない量のｎ形不純物を含むように形成される。また、半導体層１１３に形成されるｐ形注入領域ＰＲは、他の半導体層に形成されるｐ形注入領域ＰＲのｐ形不純物量よりも少ない量のｐ形不純物を含むように形成される。
半導体層１１３に形成されるｎ形注入領域ＮＲに導入されるｎ形不純物の量は、半導体層１１３に形成されるｐ形注入領域ＰＲに導入されるｐ形不純物の量と同じである。例えば、半導体層１１３におけるバックグラウンドレベルの不純物量は、イオン注入されるｎ形不純物もしくはｐ形不純物の量に比べて一桁以上少ない。したがって、半導体層１１３において、ｎ形注入領域ＮＲのｎ形不純物の量が、ｐ形注入領域ＰＲのｐ形不純物の量と同じであれば、Ｘ方向において隣接するｎ形注入領域ＮＲおよびｐ形注入領域ＰＲにおけるｎ形不純物の総量は、同領域におけるｐ形不純物の総量と実質的に同じである。すなわち、ｎ形不純物の総量は、ｐ形不純物の総量とバランスする。
半導体層１１３および１１９を除く各半導体層におけるｎ形注入領域ＮＲのｎ形不純物量は、ｐ形注入領域ＰＲのｐ形不純物量と実質的に同じである。すなわち、半導体層１１３および１１９を除く各半導体層においても、隣接するｎ形注入領域ＮＲおよびｐ形注入領域ＰＲにおけるｎ形不純物の総量は、同領域のｐ形不純物の総量とバランスする。
図４（ｂ）に示すように、積層体１１０中にｎ形半導体層１１およびｐ形半導体層１３を形成する。ｎ形半導体層１１およびｐ形半導体層１３は、イオン注入されたｎ形不純物およびｐ形不純物を熱処理により活性化させることにより形成される。なお、図４（ｂ）では、半導体層１０１〜１１９を一体の半導体層として表している。
ｎ形半導体層１１では、半導体層１１３の位置に対応するレベルに低濃度部１１Ｍが形成される。ｐ形半導体層１３では、半導体層１１３の位置に対応するレベルに低濃度部１３Ｍが形成される。
その後、最上層の半導体層１１９に対応する領域に、ｐ形拡散層１５、ｎ形ソース層１７およびｐ形コンタクト層１９を形成する（図１参照）。続いて、ゲート電極４０およびソース電極２０を形成した後、例えば、半導体基板ＳＳを薄層化することによりｎ形ドレイン領域を形成する。さらに、ドレイン電極３０を形成することにより、半導体装置１を完成させる。
図５（ａ）および（ｂ）は、実施形態に係る半導体装置１の試験方法を示す模式図である。図５（ａ）は、試験装置を表す模式図である。図５（ｂ）は、ドレイン電圧Ｖｄｓ、電子電流Ｉｄ（ｅ）、正孔電流Ｉｄ（ｈ）およびドレイン電流Ｉｄを示すタイムチャートである。
図５（ａ）に示すように、半導体装置１のソース電極２０とドレイン電極３０との間には、電源ＶＣＬからインダクタンスＬを介して電圧が印加される。半導体装置１のゲート電極４０には、ゲートバイアスＶＧＦが印加される。例えば、ゲートバイアスＶＧＦは、一定の周期を有するパルス電圧であり、半導体装置１をオンオフ制御する。
図５（ｂ）に示すように、ソースドレイン間に印加されるドレイン電圧Ｖｄｓは、ゲートバイアスＶＧＦの周期に対応して変動する。これに対応して、ドレイン電流Ｉｄも変動する。
例えば、ゲート電極４０に閾値電圧以上のゲートバイアスが印加され時、ゲート絶縁膜４３とｐ形拡散層１５との界面にｎ形反転層が誘起され、ｎ形半導体層１１とｎ形ソース層１７とが電気的に導通する（図１参照）。一方、ゲートバイアスが閾値以下に低下し、半導体装置１がターンオフされた時、ｎ形反転層は消失し、ｎ形半導体層１１とｎ形ソース層１７との間の導通が遮断される（図１参照）。この時、ｎ形半導体層１１中に残った空間電荷は、ｐ形拡散層１５およびｎ形ドレイン層３５を経由してソース電極２０およびドレイン電極３０へ排出される。
例えば、半導体装置１がターンオフされた時、ｎ形半導体層１１およびｐ形半導体層１３は空乏化され、ｐ形拡散層１５とｎ形ドレイン層３５との間に高電界が誘起される。例えば、ｎ形半導体層１１中の電子は、この電界により加速され、ｎ形半導体層１１を構成する格子原子に衝突し、イオン化させる。これにより、新たな電子・正孔対が生じる。この過程が連続することにより、空乏層内の電子および正孔の数が増加し、アバランシェ電流が流れる。
この時、ｎ形ドレイン層３５を介してドレイン電極３０へ排出される電子による電子電流Ｉｄ（ｅ）と、ｐ形拡散層１５を介してソース電極２０へ排出される正孔による正孔電流Ｉｄ（ｈ）の位相が一致すると、アバランシェ電流の共振が生じ、過大な電流が流れる。これにより、半導体装置１が破壊されることがある。また、半導体装置１の破壊に至らない場合でも、ＥＭＩを回避することは難しい。
電子電流Ｉｄ（ｅ）および正孔電流Ｉｄ（ｈ）の位相の一致は、例えば、衝突イオン化により発生した電子がｎ形ドレイン層３５に到達する時間と、正孔がｐ形拡散層１５に到達する時間が同じである場合に生じる。これを回避するためには、例えば、ｎ形半導体層１１中の衝突イオン化が生じる位置を、衝突イオン化より生じた電子および正孔がｎ形ドレイン層３５およびｐ形拡散層１５に同時に到達する位置からずらせば良い。
本実施形態では、ｎ形半導体層１１中に設けられた低濃度部１１Ｍにおける電界を低減し、衝突イオン化を抑制することができる。さらに、ｐ形半導体層１３に低濃度部１３Ｍを設けることにより、ｎ形半導体層１１およびｐ形半導体層１３におけるチャージバランスを維持する。これにより、ｎ形半導体層１１およびｐ形半導体層１３を均一に空乏化させることが可能となり、低濃度部１１Ｍおよび低濃度部１３Ｍの近傍における電界集中を防ぐことができる。その結果、ｎ形ドレイン層３５およびｐ形拡散層１５に同時に到達する電子および正孔を減らし、アバランシェ電流の発振を回避することができる。
例えば、ｐ形半導体層１３中に設けられる低濃度部１３Ｍからｐ形拡散層１５に至る距離をＬｈとし、低濃度部１３Ｍからｐ形半導体層１３のドレイン電極側の端１３ｅに至る距離Ｌｅとする（図１参照）。例えば、シリコン中の電子の移動度は、正孔の移動度よりも大きい。したがって、距離Ｌｅを距離Ｌｈよりも長くすることにより、ｎ形ドレイン層３５およびｐ形拡散層１５に同時に到達する電子および正孔が発生する位置の電界を低減することができる。これにより、アバランシェ電流の発振を抑制することができる。
例えば、シリコン中の電子の移動度がその飽和値に到達しない低電界領域では、電子の移動度は、正孔の移動度のおおよそ３倍である。したがって、距離Ｌｅを距離Ｌｈの３倍とすることが好ましい。また、シリコン中の電子の移動度が飽和値に達する高電界領域では、電子の移動度と正孔の移動度の比は、１：０．６である。したがって、距離Ｌｅと距離Ｌｈの比を１：０．６とすることが好ましい。すなわち、距離Ｌｅと距離Ｌｈの比を、電子の移動度と正孔の移動度の比と同じ、もしくは、実質的に同じとすることがより好ましい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、 １０…半導体部、 １１…ｎ形半導体層、 １１Ｍ…低濃度部、 １３…ｐ形半導体層、 １３Ｍ…低濃度部、 １３ｅ…端、 １５…ｐ形拡散層、 １７…ｎ形ソース層、 １９…ｐ形コンタクト層、 ２０…ソース電極、 ３０…ドレイン電極、 ３５…ｎ形ドレイン層、 ４０…ゲート電極、 ４３…ゲート絶縁膜、 ４５…層間絶縁膜、 １０１、１０３、１０５、１０７、１０９、１１１、１１３、１１５、１１７、１１９…半導体層、 １１０…積層体、 ＮＲ…ｎ形注入領域、 ＰＲ…ｐ形注入領域、 ＳＳ…半導体基板

Claims (4)

  1. 第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、
    前記半導体部に部分的に接した第１電極と、
    前記半導体部を挟んで、前記第１電極の反対側に設けられた第２電極と、
    前記半導体部と前記第１電極との間に設けられた制御電極と、
    を備え、
    前記第１半導体層および前記第２半導体層は、前記半導体部の前記第１電極に接する表面に沿った第１方向に交互に配置され、
    前記半導体部は、前記第２半導体層と前記第１電極との間に設けられた第２導電形の第３半導体層と、前記第３半導体層と前記第１電極との間に選択的に設けられた第１導電形の第４半導体層と、をさらに含み、
    前記第１半導体層は、第１導電形の不純物濃度が他の部分よりも低い第１低濃度部を含み、
    前記第２半導体層は、前記第２半導体層と前記第３半導体層との境界と前記第２電極側の端との間に位置し、第２導電形の不純物濃度が他の部分よりも低い第２低濃度部含み、
    前記第１低濃度部は、前記第２電極から前記第１電極へ向かう第２方向における前記第２低濃度部のレベルと同じ前記第２方向のレベルに位置し、
    前記第２低濃度部から前記第３半導体層に至る前記第２方向に沿った第１距離と、前記第２半導体層の前記第２電極側の端から前記第２低濃度部に至る前記第２方向に沿った第２距離との比は、前記第１半導体層中を移動する、正孔の移動度と電子の移動度の比と略同一である半導体装置。
  2. 第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、
    前記半導体部に部分的に接した第１電極と、
    前記半導体部を挟んで、前記第１電極の反対側に設けられた第２電極と、
    前記半導体部と前記第１電極との間に設けられた制御電極と、
    を備え、
    前記第１半導体層および前記第２半導体層は、前記半導体部の前記第１電極に接する表面に沿った第１方向に交互に配置され、
    前記半導体部は、前記第２半導体層と前記第１電極との間に設けられた第２導電形の第３半導体層と、前記第３半導体層と前記第１電極との間に選択的に設けられた第１導電形の第４半導体層と、をさらに含み、
    前記第１半導体層は、第１導電形の不純物濃度が他の部分よりも低い第１低濃度部を含み、
    前記第２半導体層は、前記第２半導体層と前記第３半導体層との境界と前記第２電極側の端との間に位置し、第２導電形の不純物濃度が他の部分よりも低い第２低濃度部含み、
    前記第１低濃度部は、前記第２電極から前記第１電極へ向かう第２方向における前記第２低濃度部のレベルと同じ前記第２方向のレベルに位置し、
    前記第２低濃度部から前記第３半導体層に至る前記第２方向に沿った第１距離と、前記第２半導体層の前記第２電極側の端から前記第２低濃度部に至る前記第２方向に沿った第２距離との比は、１：３に設けられる半導体装置。
  3. 前記第１低濃度部および前記第２低濃度部に含まれる第１導電形の不純物の総量は、前記第１低濃度部および前記第２低濃度部に含まれる第２導電形の不純物の総量とバランスする請求項１または２に記載の半導体装置。
  4. 前記第１距離は、前記第２距離よりも短い請求項１〜３のいずれか１つに記載の半導体装置。
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