JPH04302149A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPH04302149A JPH04302149A JP3066314A JP6631491A JPH04302149A JP H04302149 A JPH04302149 A JP H04302149A JP 3066314 A JP3066314 A JP 3066314A JP 6631491 A JP6631491 A JP 6631491A JP H04302149 A JPH04302149 A JP H04302149A
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- 230000005669 field effect Effects 0.000 title claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 63
- 239000011229 interlayer Substances 0.000 claims description 18
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に電界効
果型トランジスタの構造に関するものである。
果型トランジスタの構造に関するものである。
【０００２】
【従来の技術】近年、電界効果型トランジスタ、特に砒
化ガリウムを用い、かつゲート電極にショットキー電極
を用いた電界効果型トランジスタ（以下、ＧａＡｓＭＥ
ＳＦＥＴと略す）は高効率、高利得の利点を生かし、パ
ワーデバイスとして幅広く用いられている。
化ガリウムを用い、かつゲート電極にショットキー電極
を用いた電界効果型トランジスタ（以下、ＧａＡｓＭＥ
ＳＦＥＴと略す）は高効率、高利得の利点を生かし、パ
ワーデバイスとして幅広く用いられている。
【０００３】以下図面を参照しながら、上記した従来の
ＧａＡｓＭＥＳＦＥＴの一例について説明する。
ＧａＡｓＭＥＳＦＥＴの一例について説明する。
【０００４】図８は櫛形の配置を有する従来のパワー用
ＧａＡｓＭＥＳＦＥＴの構造を示すものである。また図
９は図８のゲート電極引出し部分近傍を拡大したもので
、図１０は図９におけるａ−ａ’−ａ”線に沿った断面
構造を示すものである。図８において、１は導電領域、
２は半絶縁性領域であり、上記導電領域は一般に半絶縁
性のＧａＡｓ基板表面にイオン注入法等を用いて形成さ
れる。３、４はそれぞれドレイン電極およびソース電極
で、金、ゲルマニウム、ニッケル等の金属を用いて形成
され、上記導電領域１にオーミック接触する。５はゲー
ト電極で、パワー用では一般にアルミ金属を用いて形成
され、上記導電領域１にショットキー接触する。このゲ
ート電極５は周辺の上記半絶縁性領域２にまで伸長して
形成され、かつ各々のゲート電極は一体化して形成され
ている。また、ゲート電極は非常に細長く形成されるた
め、ドレイン電極やソース電極に比べて高抵抗になる。 それによって生じるゲート電極先端の電位のばらつきの
低減のために、ゲート電極先端部分の２本ずつが一つに
まとめられている。６、７は金等の金属を用いた第一層
配線で、それぞれ上記ドレイン電極３およびソース電極
４を電気的に外部に引き出す。８は金等の金属を用いた
第二層配線で、上記ゲート電極５を電気的に外部に引き
出す。９はコンタクトホールで、図１０に示すように、
上記ゲート電極５と上記第二層配線８とを接続するため
に、上記ゲート電極５上の第一の層間絶縁膜１１および
第二の層間絶縁膜１２に形成された穴を示す。これらの
層間絶縁膜は一般に酸化シリコンや窒化シリコン等で形
成される。各電極および配線は、下層側より各電極３、
４、５、第一の層間絶縁膜１１、第一層配線６、７、、
第二の層間絶縁膜１２、第二層配線８の順で積み重ねら
れる。図８では、ドレイン電極３およびソース電極４と
その上の第一層配線６、７との間の第一の層間絶縁膜１
１に形成されたコンタクトホールは省略している。
ＧａＡｓＭＥＳＦＥＴの構造を示すものである。また図
９は図８のゲート電極引出し部分近傍を拡大したもので
、図１０は図９におけるａ−ａ’−ａ”線に沿った断面
構造を示すものである。図８において、１は導電領域、
２は半絶縁性領域であり、上記導電領域は一般に半絶縁
性のＧａＡｓ基板表面にイオン注入法等を用いて形成さ
れる。３、４はそれぞれドレイン電極およびソース電極
で、金、ゲルマニウム、ニッケル等の金属を用いて形成
され、上記導電領域１にオーミック接触する。５はゲー
ト電極で、パワー用では一般にアルミ金属を用いて形成
され、上記導電領域１にショットキー接触する。このゲ
ート電極５は周辺の上記半絶縁性領域２にまで伸長して
形成され、かつ各々のゲート電極は一体化して形成され
ている。また、ゲート電極は非常に細長く形成されるた
め、ドレイン電極やソース電極に比べて高抵抗になる。 それによって生じるゲート電極先端の電位のばらつきの
低減のために、ゲート電極先端部分の２本ずつが一つに
まとめられている。６、７は金等の金属を用いた第一層
配線で、それぞれ上記ドレイン電極３およびソース電極
４を電気的に外部に引き出す。８は金等の金属を用いた
第二層配線で、上記ゲート電極５を電気的に外部に引き
出す。９はコンタクトホールで、図１０に示すように、
上記ゲート電極５と上記第二層配線８とを接続するため
に、上記ゲート電極５上の第一の層間絶縁膜１１および
第二の層間絶縁膜１２に形成された穴を示す。これらの
層間絶縁膜は一般に酸化シリコンや窒化シリコン等で形
成される。各電極および配線は、下層側より各電極３、
４、５、第一の層間絶縁膜１１、第一層配線６、７、、
第二の層間絶縁膜１２、第二層配線８の順で積み重ねら
れる。図８では、ドレイン電極３およびソース電極４と
その上の第一層配線６、７との間の第一の層間絶縁膜１
１に形成されたコンタクトホールは省略している。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、図９に示すように、半絶縁性領域２上に
直接大面積のゲート電極５が接触しているので、導電領
域１と間に大きなゲートのリーク電流５１が発生し、高
周波特性や効率等の諸特性劣化の原因となっていた。ま
た単にゲート電極を一本一本独立させると、ゲート電極
先端での電位がばらつき、高周波特性の不安定化の要因
となった。さらに図１０に示すように、ゲート電極５の
引出し方法が、直接第二層配線８に接続される構造にな
っているので、層間の形状が単純で経路が短くなる分、
水５２等の染み込みが多くなる。これによりゲート電極
５や導電領域１の表面が酸化し、種々の電気特性の劣化
やしいてはトランジスタの破壊を生じ、高い信頼性が得
られなかった。従って信頼性を保証するためには、一般
に引出し距離を長くする方法が用いられ、これによる寄
生抵抗・容量の増加やそれによる電気特性特に高周波特
性の劣化、およびトランジスタサイズの大型化という問
題点を有していた。
うな構成では、図９に示すように、半絶縁性領域２上に
直接大面積のゲート電極５が接触しているので、導電領
域１と間に大きなゲートのリーク電流５１が発生し、高
周波特性や効率等の諸特性劣化の原因となっていた。ま
た単にゲート電極を一本一本独立させると、ゲート電極
先端での電位がばらつき、高周波特性の不安定化の要因
となった。さらに図１０に示すように、ゲート電極５の
引出し方法が、直接第二層配線８に接続される構造にな
っているので、層間の形状が単純で経路が短くなる分、
水５２等の染み込みが多くなる。これによりゲート電極
５や導電領域１の表面が酸化し、種々の電気特性の劣化
やしいてはトランジスタの破壊を生じ、高い信頼性が得
られなかった。従って信頼性を保証するためには、一般
に引出し距離を長くする方法が用いられ、これによる寄
生抵抗・容量の増加やそれによる電気特性特に高周波特
性の劣化、およびトランジスタサイズの大型化という問
題点を有していた。
【０００６】本発明は上記問題点に鑑み、ゲート電極先
端での電位のばらつきなくゲートのリーク電流を低減し
、かつ電気特性を劣化させることなく高い信頼性を得る
ことができる構造を有したＧａＡｓＭＥＳＦＥＴを提供
するものである。
端での電位のばらつきなくゲートのリーク電流を低減し
、かつ電気特性を劣化させることなく高い信頼性を得る
ことができる構造を有したＧａＡｓＭＥＳＦＥＴを提供
するものである。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明のＧａＡｓＭＥＳＦＥＴは、半絶縁性領域と
、上記半絶縁性領域内に形成した導電領域と、上記導電
領域上にオーミック接触したドレイン電極およびソース
電極と、上記導電領域にショットキー接触し、かつ上記
半絶縁性領域まで伸長し、かつ上記ドレイン電極あるい
は上記ソース電極をはさんで櫛形に配置した少なくとも
２本の独立したゲート電極と、上記半絶縁性領域上にあ
る上記ゲート電極上の層間絶縁膜に形成された五角形の
コンタクトホールと、上記コンタクトホールを通して上
記ゲート電極上の一部に接触しかつ上記ゲート電極の少
なくとも２本を上記半絶縁性領域上にて接続した第一層
配線と、上記ゲート電極上の上記第一層配線上の少なく
とも一部に接触した上記半絶縁性領域上の第二層配線と
を備えたものである。
めに本発明のＧａＡｓＭＥＳＦＥＴは、半絶縁性領域と
、上記半絶縁性領域内に形成した導電領域と、上記導電
領域上にオーミック接触したドレイン電極およびソース
電極と、上記導電領域にショットキー接触し、かつ上記
半絶縁性領域まで伸長し、かつ上記ドレイン電極あるい
は上記ソース電極をはさんで櫛形に配置した少なくとも
２本の独立したゲート電極と、上記半絶縁性領域上にあ
る上記ゲート電極上の層間絶縁膜に形成された五角形の
コンタクトホールと、上記コンタクトホールを通して上
記ゲート電極上の一部に接触しかつ上記ゲート電極の少
なくとも２本を上記半絶縁性領域上にて接続した第一層
配線と、上記ゲート電極上の上記第一層配線上の少なく
とも一部に接触した上記半絶縁性領域上の第二層配線と
を備えたものである。
【０００８】
【作用】本発明は上記した構成によって、個々の独立し
たゲート電極の接続は第一層配線によりなされ、外部へ
の引出しは第二層配線によりなされるため、半絶縁性領
域上に直接接触するゲート電極の面積は小さくなりリー
ク電流を大幅に低減する。またゲート電極の引出し経路
が、ゲート電極、第一層配線、第二層配線と複雑にかつ
長くなるため、水分等の侵入を防ぎやすい。これらの効
果によりゲートのリーク電流を低減し、かつ高い信頼性
を得ることができる。さらに、独立した２本のゲート電
極の先端は、第一層配線で接続されるため、ゲート電位
のばらつき等は低減される。またこれらのゲート電極と
第一層配線とのコンタクトホールを五角形にすることに
より、より導電領域に近づけてコンタクト領域を形成す
ることができ、ゲートの寄生抵抗・容量の低減やトラン
ジスタサイズの低減を図ることができる。さらにこの五
角形を用いることにより、拡散プロセス不良の原因とな
る鋭角なパターンを避けることができ、歩留まり向上に
も寄与する。
たゲート電極の接続は第一層配線によりなされ、外部へ
の引出しは第二層配線によりなされるため、半絶縁性領
域上に直接接触するゲート電極の面積は小さくなりリー
ク電流を大幅に低減する。またゲート電極の引出し経路
が、ゲート電極、第一層配線、第二層配線と複雑にかつ
長くなるため、水分等の侵入を防ぎやすい。これらの効
果によりゲートのリーク電流を低減し、かつ高い信頼性
を得ることができる。さらに、独立した２本のゲート電
極の先端は、第一層配線で接続されるため、ゲート電位
のばらつき等は低減される。またこれらのゲート電極と
第一層配線とのコンタクトホールを五角形にすることに
より、より導電領域に近づけてコンタクト領域を形成す
ることができ、ゲートの寄生抵抗・容量の低減やトラン
ジスタサイズの低減を図ることができる。さらにこの五
角形を用いることにより、拡散プロセス不良の原因とな
る鋭角なパターンを避けることができ、歩留まり向上に
も寄与する。
【０００９】
【実施例】以下本発明の実施例のＧａＡｓＭＥＳＦＥＴ
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１０】図１は本発明の実施例によるパワー用Ｇａ
ＡｓＭＥＳＦＥＴの構成を示すものである。図２は図１
のゲート電極引出し部分近傍を拡大したもので、図３は
図２におけるｂ−ｂ’線に沿った断面構造を示すもので
ある。図１および図２および図３において、１は導電領
域、２は半絶縁性領域である。３、４はそれぞれドレイ
ン電極およびソース電極で、上記導電領域１にオーミッ
ク接触する。２１はゲート電極で、上記導電領域１にシ
ョットキー接触する。このゲート電極２１は周辺の上記
半絶縁性領域２にまで伸長して形成され、かつ各々のゲ
ート電極は一本ずつ独立して櫛形に配置されている。 ６、７は第一層配線で、ドレイン電極およびソース電極
を電気的に外部に引き出す。２３は第一層配線、２５は
第二層配線であり、図３に示すように、２２は第一の層
間絶縁膜１１に形成された五角形のコンタクトホール、
２４は第二の層間絶縁膜１２に形成されたコンタクトホ
ールである。上記ゲート電極２１は、上記半絶縁性領域
２上で上記コンタクトホール２２、上記第一層配線２３
を介し、さらに上記コンタクトホール２４、第二層配線
２５を介して電気的に外部に引き出されている。各電極
および配線は、基板側よりゲート電極２１、第一の層間
絶縁膜１１、第一層配線２３、第二の層間絶縁膜１２、
第二層配線２５の順で積み重ねられる。図１では、ドレ
イン電極３およびソース電極４とその上の第一層配線６
、７との間の第一の層間絶縁膜１１に形成されたコンタ
クトホールは省略している。
ＡｓＭＥＳＦＥＴの構成を示すものである。図２は図１
のゲート電極引出し部分近傍を拡大したもので、図３は
図２におけるｂ−ｂ’線に沿った断面構造を示すもので
ある。図１および図２および図３において、１は導電領
域、２は半絶縁性領域である。３、４はそれぞれドレイ
ン電極およびソース電極で、上記導電領域１にオーミッ
ク接触する。２１はゲート電極で、上記導電領域１にシ
ョットキー接触する。このゲート電極２１は周辺の上記
半絶縁性領域２にまで伸長して形成され、かつ各々のゲ
ート電極は一本ずつ独立して櫛形に配置されている。 ６、７は第一層配線で、ドレイン電極およびソース電極
を電気的に外部に引き出す。２３は第一層配線、２５は
第二層配線であり、図３に示すように、２２は第一の層
間絶縁膜１１に形成された五角形のコンタクトホール、
２４は第二の層間絶縁膜１２に形成されたコンタクトホ
ールである。上記ゲート電極２１は、上記半絶縁性領域
２上で上記コンタクトホール２２、上記第一層配線２３
を介し、さらに上記コンタクトホール２４、第二層配線
２５を介して電気的に外部に引き出されている。各電極
および配線は、基板側よりゲート電極２１、第一の層間
絶縁膜１１、第一層配線２３、第二の層間絶縁膜１２、
第二層配線２５の順で積み重ねられる。図１では、ドレ
イン電極３およびソース電極４とその上の第一層配線６
、７との間の第一の層間絶縁膜１１に形成されたコンタ
クトホールは省略している。
【００１１】図４は図１のゲート電極先端部分近傍を拡
大したもので、図５は図４におけるｃ−ｃ’線に沿った
断面構造を示すものである。図４および図５において、
３３は第一層配線であり、３２は第一の層間絶縁膜１１
に形成された五角形のコンタクトホールである。ゲート
電極２１の先端は、半絶縁性領域２上で上記コンタクト
ホール３２を介して上記第一層配線３３で電気的に接続
されている。
大したもので、図５は図４におけるｃ−ｃ’線に沿った
断面構造を示すものである。図４および図５において、
３３は第一層配線であり、３２は第一の層間絶縁膜１１
に形成された五角形のコンタクトホールである。ゲート
電極２１の先端は、半絶縁性領域２上で上記コンタクト
ホール３２を介して上記第一層配線３３で電気的に接続
されている。
【００１２】以上のように本実施例のよれば、まず図２
のようにゲート電極２１を個々に独立させることによっ
て、半絶縁性領域２上に直接接触するゲート電極２１の
面積は小さくなり、ゲートのリーク電流６１は低減する
。外部への引出しは、図３のように第一層配線２３上の
第二層配線２５によってなされるため、経路が複雑で長
くなる分、水６２等が染み込み難い。従って高い信頼性
を保証する。また図４のように２本のゲート電極２１の
先端部分側が、第一層配線３３で一つにまとめられてい
るので、ゲート電位のばらつき等は低減される。さらに
拡散プロセス時において、本実施例の構造は従来の場合
と同じ工程数で形成できるので、本実施例を用いること
によるプロセスの複雑化、費用の増加は生じない。
のようにゲート電極２１を個々に独立させることによっ
て、半絶縁性領域２上に直接接触するゲート電極２１の
面積は小さくなり、ゲートのリーク電流６１は低減する
。外部への引出しは、図３のように第一層配線２３上の
第二層配線２５によってなされるため、経路が複雑で長
くなる分、水６２等が染み込み難い。従って高い信頼性
を保証する。また図４のように２本のゲート電極２１の
先端部分側が、第一層配線３３で一つにまとめられてい
るので、ゲート電位のばらつき等は低減される。さらに
拡散プロセス時において、本実施例の構造は従来の場合
と同じ工程数で形成できるので、本実施例を用いること
によるプロセスの複雑化、費用の増加は生じない。
【００１３】ここで、ゲート電極２１と第一層配線２３
、３３とを接続するコンタクトホール２２、３２が五角
形で形成されている理由について、図６の説明図を用い
てその効果を述べる。図６において、７１、８１、９１
はそれぞれゲート電極、７２、８２、９２はそれぞれ上
記ゲート電極７１、８１、９１上の層間絶縁膜に形成さ
れたコンタクトホールである。ここで上記コンタクトホ
ール７２、８２、９２はすべて同一の面積を有するよう
に設計しており、従ってその下層のゲート電極７１、８
１、９１の引出し部分の面積もほぼ同等になる。一般に
引出し部分からのゲートのリーク電流は、その引出し部
分の面積と、導電領域に対面する電極端の距離とに強い
相関を持ち、上記面積が小さいほうが、また導電領域か
ら遠いほうがリーク電流が小さい。一次近似として上記
リーク電流が、電極端から導電領域までの距離の逆数の
総和に比例すると考えると、図６におけるゲートのリー
ク電流７０、８０、９０はほぼ同じ値となる。本実施例
では、個々の独立したゲート電極のコンタクト領域とな
る引出し部分は、同図左に示すゲート電極７１のような
単純な矩形ではなく、同図右に示すゲート電極９１のよ
うに序々に広がる多角形で形成されている。これは、前
述の同一の面積を有しかつ同程度のリーク電流となる矩
形を用いた場合と比較すると、より導電領域１に近づけ
てコンタクトさせることが可能であることを示している
。従って同図左のゲート電極７１よりも同図右のゲート
電極９１のほうがゲートの寄生抵抗・容量は小さく、し
いては高周波特性も向上する。さらに同一の面積を有し
かつ同程度のリーク電流の条件下で、より導電領域１に
近づけてコンタクトさせる方法として、同図中のゲート
電極８１のように片側だけ広げることも可能であるが、
同図のようにコンタクトホール８２は三角形となり、そ
の内角のすくなくとも２つは鋭角となるため、トランジ
スタサイズの微細化に伴い、上記鋭角部分において拡散
プロセス時のレジスト残りやパターン形成不良を起こし
、歩留まりが低下する。本実施例のように、ゲート電極
引出し部分を序々に広げて適切な形状に設計し、さらに
その上のコンタクトホール２７を、すべての内角が直角
以上の鈍角となる五角形にすることにより、拡散プロセ
ス時の不良が防がれて、歩留まりが向上する。
、３３とを接続するコンタクトホール２２、３２が五角
形で形成されている理由について、図６の説明図を用い
てその効果を述べる。図６において、７１、８１、９１
はそれぞれゲート電極、７２、８２、９２はそれぞれ上
記ゲート電極７１、８１、９１上の層間絶縁膜に形成さ
れたコンタクトホールである。ここで上記コンタクトホ
ール７２、８２、９２はすべて同一の面積を有するよう
に設計しており、従ってその下層のゲート電極７１、８
１、９１の引出し部分の面積もほぼ同等になる。一般に
引出し部分からのゲートのリーク電流は、その引出し部
分の面積と、導電領域に対面する電極端の距離とに強い
相関を持ち、上記面積が小さいほうが、また導電領域か
ら遠いほうがリーク電流が小さい。一次近似として上記
リーク電流が、電極端から導電領域までの距離の逆数の
総和に比例すると考えると、図６におけるゲートのリー
ク電流７０、８０、９０はほぼ同じ値となる。本実施例
では、個々の独立したゲート電極のコンタクト領域とな
る引出し部分は、同図左に示すゲート電極７１のような
単純な矩形ではなく、同図右に示すゲート電極９１のよ
うに序々に広がる多角形で形成されている。これは、前
述の同一の面積を有しかつ同程度のリーク電流となる矩
形を用いた場合と比較すると、より導電領域１に近づけ
てコンタクトさせることが可能であることを示している
。従って同図左のゲート電極７１よりも同図右のゲート
電極９１のほうがゲートの寄生抵抗・容量は小さく、し
いては高周波特性も向上する。さらに同一の面積を有し
かつ同程度のリーク電流の条件下で、より導電領域１に
近づけてコンタクトさせる方法として、同図中のゲート
電極８１のように片側だけ広げることも可能であるが、
同図のようにコンタクトホール８２は三角形となり、そ
の内角のすくなくとも２つは鋭角となるため、トランジ
スタサイズの微細化に伴い、上記鋭角部分において拡散
プロセス時のレジスト残りやパターン形成不良を起こし
、歩留まりが低下する。本実施例のように、ゲート電極
引出し部分を序々に広げて適切な形状に設計し、さらに
その上のコンタクトホール２７を、すべての内角が直角
以上の鈍角となる五角形にすることにより、拡散プロセ
ス時の不良が防がれて、歩留まりが向上する。
【００１４】図７は、図１に示す本実施例のＧａＡｓＭ
ＥＳＦＥＴにおけるゲートのリーク電流と、図８に示す
従来のＧａＡｓＭＥＳＦＥＴにおけるゲートのリーク電
流とを実測比較したもので、これらは同一のトランジス
タサイズ、同一の設計条件の下で作製されている。同図
において横軸はドレイン−ゲート電圧Ｖｄｇ、縦軸はド
レイン−ゲート電流Ｉｄｇであり、測定範囲はゲートの
ショットキーの耐圧方向に相当する。ショットキーの耐
圧方向測定では、導電領域におけるゲートのリーク電流
が小さいので、半絶縁性領域からのゲートのリーク電流
を観測することができる。同図に示すように、明らかに
本実施例によりリーク電流が約半分に低減されている。
ＥＳＦＥＴにおけるゲートのリーク電流と、図８に示す
従来のＧａＡｓＭＥＳＦＥＴにおけるゲートのリーク電
流とを実測比較したもので、これらは同一のトランジス
タサイズ、同一の設計条件の下で作製されている。同図
において横軸はドレイン−ゲート電圧Ｖｄｇ、縦軸はド
レイン−ゲート電流Ｉｄｇであり、測定範囲はゲートの
ショットキーの耐圧方向に相当する。ショットキーの耐
圧方向測定では、導電領域におけるゲートのリーク電流
が小さいので、半絶縁性領域からのゲートのリーク電流
を観測することができる。同図に示すように、明らかに
本実施例によりリーク電流が約半分に低減されている。
【００１５】なお、本実施例において、ゲート電極の引
出し方法を第一層、第二層と多層配線にする構造と、２
本の独立したゲート電極を第一層配線で接続する構造と
は、トランジスタ作製時にそれぞれ独立して用いること
ができる。また本実施例においては、ソース電極をはさ
んだ２本のゲート電極の先端部分が第一層配線で接続さ
れているが、ドレイン電極をはさんだ２本のゲート電極
の引出し部分を第一層配線で接続しさらに第二層配線で
外部に引き出すことも可能であり、接続の方法や第一層
配線の形状、第一層配線と第二層配線との接続部の形状
や位置、第二層配線の形状等の設計は、上記ゲート電極
から引出した第一層配線とドレイン電極あるいはソース
電極から引出した第一層配線とが重ならない限り自由に
行える。
出し方法を第一層、第二層と多層配線にする構造と、２
本の独立したゲート電極を第一層配線で接続する構造と
は、トランジスタ作製時にそれぞれ独立して用いること
ができる。また本実施例においては、ソース電極をはさ
んだ２本のゲート電極の先端部分が第一層配線で接続さ
れているが、ドレイン電極をはさんだ２本のゲート電極
の引出し部分を第一層配線で接続しさらに第二層配線で
外部に引き出すことも可能であり、接続の方法や第一層
配線の形状、第一層配線と第二層配線との接続部の形状
や位置、第二層配線の形状等の設計は、上記ゲート電極
から引出した第一層配線とドレイン電極あるいはソース
電極から引出した第一層配線とが重ならない限り自由に
行える。
【００１６】
【発明の効果】以上のように本発明は、少なくとも２本
の独立したゲート電極と、上記ゲート電極の引出し部分
に接触する第一層配線と、上記第一層配線に接触する第
二層配線とを設け、またゲート電極の先端部分を接続す
る第一層配線を設け、さらにゲート電極と第一層配線と
を接触させる、五角形に形成されたコンタクトホールを
設けることにより、リーク電流の大幅な低減と、水分等
の侵入を防いだ高い信頼性を得ることを可能にし、さら
にゲート電位のばらつきを低減する。また五角形のコン
タクトホールを用いることにより、ゲートの寄生抵抗・
容量の低減やトランジスタサイズの低減や、拡散プロセ
ス不良の原因となる鋭角なパターンを避けることができ
、電気特性や歩留まり向上にも寄与する。
の独立したゲート電極と、上記ゲート電極の引出し部分
に接触する第一層配線と、上記第一層配線に接触する第
二層配線とを設け、またゲート電極の先端部分を接続す
る第一層配線を設け、さらにゲート電極と第一層配線と
を接触させる、五角形に形成されたコンタクトホールを
設けることにより、リーク電流の大幅な低減と、水分等
の侵入を防いだ高い信頼性を得ることを可能にし、さら
にゲート電位のばらつきを低減する。また五角形のコン
タクトホールを用いることにより、ゲートの寄生抵抗・
容量の低減やトランジスタサイズの低減や、拡散プロセ
ス不良の原因となる鋭角なパターンを避けることができ
、電気特性や歩留まり向上にも寄与する。
【図１】本発明のパワー用ＧａＡｓＭＥＳＦＥＴの平面
構成図である。
構成図である。
【図２】図１のゲート電極引出し部分近傍の平面構成図
である。
である。
【図３】図２のｂ−ｂ’線に沿った構成断面図である。
【図４】図１のゲート電極先端部分近傍の平面構成図で
ある。
ある。
【図５】図４のｃ−ｃ’線に沿った構成断面図である。
【図６】ゲート電極の引出し形状の効果を示す説明図で
ある。
ある。
【図７】本発明の実施例と従来の構造とにおけるゲート
のリーク電流を比較した特性図である。
のリーク電流を比較した特性図である。
【図８】従来のパワー用ＧａＡｓＭＥＳＦＥＴの平面構
成図である。
成図である。
【図９】図８のゲート電極引出し部分近傍の平面構成図
である。
である。
【図１０】図９のａ−ａ’−ａ”線に沿った構成断面図
である。
である。
１ 導電領域
２ 半絶縁性領域
３ ドレイン電極
４ ソース電極
５ ゲート電極
６ 第一層配線
７ 第一層配線
８ 第二層配線
９ コンタクトホール
１１ 層間絶縁膜
１２ 層間絶縁膜
２１ ゲート電極
２２ コンタクトホール
２３ 第一層配線
２４ コンタクトホール
２５ 第二層配線
３２ コンタクトホール
３３ 第一層配線
Claims (3)
- 【請求項１】 半絶縁性領域と、上記半絶縁性領域内
に形成した導電領域と、上記導電領域上にオーミック接
触したドレイン電極およびソース電極と、上記導電領域
にショットキー接触し、かつ上記半絶縁性領域まで伸長
し、かつ上記ドレイン電極あるいは上記ソース電極をは
さんで櫛形に配置した少なくとも２本の独立したゲート
電極と、上記半絶縁性領域上にある上記ゲート電極上の
層間絶縁膜に形成された五角形のコンタクトホールと、
上記コンタクトホールを通して上記ゲート電極上の一部
に接触した第一層配線と、上記ゲート電極上の上記第一
層配線上の少なくとも一部に接触した上記半絶縁性領域
上の第二層配線とを備えたことを特徴とする電界効果型
トランジスタ。 - 【請求項２】 半絶縁性領域と、上記半絶縁性領域内
に形成した導電領域と、上記導電領域上にオーミック接
触したドレイン電極およびソース電極と、上記導電領域
にショットキー接触し、かつ上記半絶縁性領域まで伸長
し、かつ上記ドレイン電極あるいは上記ソース電極をは
さんで櫛形に配置した少なくとも２本の独立したゲート
電極と、上記半絶縁性領域上にある上記ゲート電極上の
層間絶縁膜に形成された五角形のコンタクトホールと、
上記コンタクトホールを通して上記ゲート電極上の一部
に接触しかつ上記ゲート電極の少なくとも２本を上記半
絶縁性領域上にて接続した第一層配線とを備えたことを
特徴とする電界効果型トランジスタ。 - 【請求項３】 半絶縁性領域と、上記半絶縁性領域内
に形成した導電領域と、上記導電領域上にオーミック接
触したドレイン電極およびソース電極と、上記導電領域
にショットキー接触し、かつ上記半絶縁性領域まで伸長
し、かつ上記ドレイン電極あるいは上記ソース電極をは
さんで櫛形に配置した少なくとも２本の独立したゲート
電極と、上記半絶縁性領域上にある上記ゲート電極上の
層間絶縁膜に形成された五角形のコンタクトホールと、
上記コンタクトホールを通して上記ゲート電極上の一部
に接触しかつ上記ゲート電極の少なくとも２本を上記半
絶縁性領域上にて接続した第一層配線と、上記ゲート電
極上の上記第一層配線上の少なくとも一部に接触した上
記半絶縁性領域上の第二層配線とを備えたことを特徴と
するを備えたことを特徴とする電界効果型トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066314A JPH04302149A (ja) | 1991-03-29 | 1991-03-29 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3066314A JPH04302149A (ja) | 1991-03-29 | 1991-03-29 | 電界効果型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302149A true JPH04302149A (ja) | 1992-10-26 |
Family
ID=13312247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3066314A Pending JPH04302149A (ja) | 1991-03-29 | 1991-03-29 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302149A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100840663B1 (ko) * | 2006-10-11 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 알에프 반도체 소자 및 그 제조 방법 |
| JP2008177511A (ja) * | 2007-01-22 | 2008-07-31 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JP2009054632A (ja) * | 2007-08-23 | 2009-03-12 | Fujitsu Ltd | 電界効果トランジスタ |
| WO2010113779A1 (ja) * | 2009-03-30 | 2010-10-07 | 日本電気株式会社 | 半導体装置 |
| WO2011121830A1 (ja) * | 2010-03-29 | 2011-10-06 | 住友電気工業株式会社 | 電界効果トランジスタ |
| JP2012023212A (ja) * | 2010-07-14 | 2012-02-02 | Sumitomo Electric Ind Ltd | 半導体装置 |
| JP2012064900A (ja) * | 2010-09-17 | 2012-03-29 | Panasonic Corp | 半導体装置 |
-
1991
- 1991-03-29 JP JP3066314A patent/JPH04302149A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100840663B1 (ko) * | 2006-10-11 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 알에프 반도체 소자 및 그 제조 방법 |
| JP2008177511A (ja) * | 2007-01-22 | 2008-07-31 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JP2009054632A (ja) * | 2007-08-23 | 2009-03-12 | Fujitsu Ltd | 電界効果トランジスタ |
| US7952117B2 (en) | 2007-08-23 | 2011-05-31 | Fujitsu Limited | Field-effect transistor |
| DE102008033234B4 (de) * | 2007-08-23 | 2017-01-26 | Fujitsu Limited | Feldeffekttransistor |
| WO2010113779A1 (ja) * | 2009-03-30 | 2010-10-07 | 日本電気株式会社 | 半導体装置 |
| JP2011210834A (ja) * | 2010-03-29 | 2011-10-20 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| CN102473646A (zh) * | 2010-03-29 | 2012-05-23 | 住友电气工业株式会社 | 场效应晶体管 |
| EP2555231A1 (en) * | 2010-03-29 | 2013-02-06 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| US8624303B2 (en) | 2010-03-29 | 2014-01-07 | Sumitomo Electric Industries, Ltd. | Field effect transistor |
| EP2555231A4 (en) * | 2010-03-29 | 2014-04-30 | Sumitomo Electric Industries | FIELD EFFECT TRANSISTOR |
| WO2011121830A1 (ja) * | 2010-03-29 | 2011-10-06 | 住友電気工業株式会社 | 電界効果トランジスタ |
| JP2012023212A (ja) * | 2010-07-14 | 2012-02-02 | Sumitomo Electric Ind Ltd | 半導体装置 |
| JP2012064900A (ja) * | 2010-09-17 | 2012-03-29 | Panasonic Corp | 半導体装置 |
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