JPH0846198A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0846198A
JPH0846198A JP15915195A JP15915195A JPH0846198A JP H0846198 A JPH0846198 A JP H0846198A JP 15915195 A JP15915195 A JP 15915195A JP 15915195 A JP15915195 A JP 15915195A JP H0846198 A JPH0846198 A JP H0846198A
Authority
JP
Japan
Prior art keywords
source
diffusion region
contacts
section
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP15915195A
Other languages
English (en)
Other versions
JP2611687B2 (ja
Inventor
Atsushi Yamada
敦史 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP7159151A priority Critical patent/JP2611687B2/ja
Publication of JPH0846198A publication Critical patent/JPH0846198A/ja
Application granted granted Critical
Publication of JP2611687B2 publication Critical patent/JP2611687B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】ソース及びドレインが交互に櫛形に配置された
ＭＯＳＦＥＴにおいて、櫛形部分のソース及びドレイン
に拡散部分とアルミ配線部とのコンタクトを設け、か
つ、ソース電極部分に基板とのコンタクトを設けること
により、駆動能力及び耐圧の低下を防ぐ。 【構成】櫛形部分のソース及びドレインにそれぞれ拡散
部分とソースアルミ配線部分６及びドレインアルミ配線
５とのＣＦコンタクト（ソース及びドレインのアルミ配
線部と拡散部分とのコンタクト）３を設ける。また、ソ
ース電極部分に，ソースアルミ配線６と基板とのＣＶコ
ンタクト（基板とソースのアルミ配線部とのコンタク
ト）４を設ける。従つてＣＦコンタクト３により、ソー
ス及びドレイン電流の拡散部分を流れる距離が短くな
り，ソース抵抗及びドレイン抵抗が小さくなる。また、
ＣＶコンタクト４により、バツクゲートバイアスが低減
される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ電界効果卜ラン
ジスタ（ＭＯＳＦＥＴ）のパ夕ーン形状に関する。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴは、図１に示すごと
く、ソース，ドレインともに一括してソース・ドレイン
のアルミ配線部とソース・ドレインの拡敵領域とを接続
するコン夕ク卜（以下、ＣＦコン夕ク卜という）を設け
櫛形に配置された部分にはＣＦコン夕ク卜もソース・ド
レインのアルミ配線部とソース・ドレインの拡散領域の
形成された基板とを接続するコン夕ク卜（以下、ＣＶコ
ン夕ク卜という）もとられていない。
【０００３】
【発明が解決しようとすうる課題】従って櫛形部分での
ドレイン抵抗及びソース抵抗による影響で、卜ランジス
タの駆動能力が低下し、また基板の電位がドレインから
ＣＶコン夕クトとチャネル間に分布する奇生抵抗を通り
基板へ流れ込む電流の影響で上昇しオン耐圧が低下する
という欠点を有する。なお、上記内容については、既
に、ＴＯＲＵ ＴＯＹＡＢＥ，ＫＥＮ ＹＡＭＡＧＵＣＨ
Ｉ，ＳＨＯＪＩＲＯ ＡＳＡＩ，“Ａ Ｎｕｍｅｒｉｃ
ａｌ Ｍｏｄｅｌ ｏｆ Ｖｖｙａｌａｎｃｅ Ｂｒｅａｋ
ｄｏｗｎ ｉｎＭＯＳＦＥＴｓ”ＩＥＥＥ Ｔｒａｎｓ
Ｅｌｅｃｔｉｏｎ Ｄｅｖｉｃｅｓ，ＶＯＬ，ＥＤー２
５，ＰＰ．８２５ー８３２等に報告されている。
【０００４】
【課題を解決するための手段】本発明は、かかる欠点を
鑑みてソースとドレインが交互に櫛形に配置されたＭＯ
ＳＦＥＴのパ夕ーンにおいて、櫛形部分のソース及びド
レインにＣＦコンタクトを設け、かつソース領域にはＣ
Ｖコン夕クトをＣＦコンタク卜の間に設けることにより
ＭＯＳＦＥＴの駆動能力及び耐圧の低下を防止すること
を目的としたＭＯＳＦＥＴのパターン形状である。
【０００５】
【実施例】以下実施例に基づいて本発明を詳しく説明す
る。図２に本発明の具体的な一構成例を示す。図２にお
いて、ｌはゲー卜のポリシリコン配線、２はフィールド
領域、３はＣＦコンタク卜、４はＣＶコン夕ク卜、５は
ドレインアルミ配線、６はソースアルミ配線、７はゲー
卜アルミ配線、８はゲートのアルミ配線とポリシリコン
配線とのコン夕ク卜（以下、ＣＰコン夕クトという）で
ある。図２のＭＯＳＦＥＴでは、ＣＦコンタク卜３の存
在により、ソース電流ドレイン電流は拡散領域を流れる
距離が短くなりソース抵抗ドレイン抵抗は低くなる。ま
たＣＶコン夕ク卜４の存在によりバックゲートバイアス
を低減することが可能となる。ゆえにＭＯＳＦＥＴの駆
動能力及び耐圧の低下を防ぐことができる。
【０００６】
【発明の効果】本発明は、ソース及びドレインが交互に
櫛形に配置されたＭＯＳＦＥＴにおいて、ソース電極の
コンタク卜と基板のコンタク卜を交互に配置することに
より、ソース抵抗を低下させ基板の電位を安定化させる
とともに、奇生トランジスタによるラッチアップを抑制
することができるというすぐれた効果を有するものであ
る。
【図面の簡単な説明】
【図１】従来のＭＯＳＦＥＴのパ夕ーン形状。
【図２】本発明によるＭＯＳＦＥＴのパターン形状。
【符号の説明】
ｌ・・・ゲー卜のポリシリコン配線 ２・・・フイールド領域 ３・・・ＣＦコンタク卜 ４・・・ＣＶコンタクト ５・・・ドレインアルミ配線 ６・・・ソースアルミ配線 ７・・・ゲー卜アルミ配線 ８・・・ＣＰコン夕ク卜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年７月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
かかる欠点を鑑みて、第ｌの方向に沿って細長い形状を
有し、かつ略平行に配置された複数のゲー卜電極と、前
記第ｌの方向に沿って細長い形状を有し、かつ前記複数
のゲー卜電極間に配置された複数のソース拡散領域及び
複数のドレイン拡散領域と、前記各ソース拡散領域及び
前記各ソース拡散領域の形成された基板に電位を印加す
る配線と前記ソース拡散領域及び前記基板とを電気的に
接続するために、前記第ｌの方向に沿って前記各ソース
拡散領域内に複数個設けられた第ｌのコン夕ク卜とを備
えた半導体装置であって、前記各ドレイン拡散領域から
の電位を出力する配線と前記各ドレイン拡散領域とを電
気的に接続するために、前記第ｌの方向に沿って前記各
ドレイン拡散領域内に複数個設けられた第２のコンタク
トを有し、前記複数のソース拡散領域及び前記複数のド
レイン拡散領域のうち最も外側に配置される領域は前記
ソース拡散領域であることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【発明の効果】本発明は、ソース及びドレインが交互に
櫛形に配置されたＭＯＳＦＥＴにおいて、基板のコンタ
ク卜を第１の方向に沿ってソース拡散領域上にに配置す
ることにより、ソース抵抗を低下させ基板の電位を安定
化させるとともに、奇生トランジスタによるラッチアッ
プを抑制することができるというすぐれた効果を有する
ものである。また、最も外側に配置される領域は、基板
コンタクトを有するソース拡散領域であるので、全ての
領域においてキャリヤの蓄積を防ぐことができる。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第ｌの方向に沿って細長い形状を有し、
    かつ略平行に配置された複数のゲー卜電極と、前記第ｌ
    の方向に沿って細長い形状を有し、かつ前記複数のゲー
    卜電極間に配置されたソース拡散領域及びドレイン拡散
    領域と、前記ソース拡散領域に電位を印加する配線と前
    記ソース拡散領域とを電気的に接続するために、前記第
    ｌの方向に沿って前記ソース拡散領域内に複数個設けら
    れた第ｌのコン夕ク卜とを備えた半導体装置において、 前記ソース拡散領域の形成された基板に電位を印加する
    配線と前記基板とを電気的に接続するために、前記第ｌ
    の方向に沿って前記ソース拡散領城内に複数個設けられ
    た第２のコン夕ク卜を有し、隣合う前記第ｌのコンタク
    トの間に前記第ｌのコンタクトと離間して前記第２のコ
    ン夕ク卜を配置し、 前記ドレイン拡散領域に電位を印加する配線と前記ドレ
    イン拡散領域とを電気的に接続するために、前記第ｌの
    方向に沿って前記ドレイン拡散領域内に複数個設けられ
    た第３のコンタクトとを有してなることを特徴とする半
    導体装置。
  2. 【請求項２】 前記ゲー卜電極は前記第ｌ，前記第２，
    及び前記第３のコン夕ク卜に対応する位置に屈曲部を有
    することを特徴とする特許請求の範囲第ｌ項記載の半導
    体装置。
JP7159151A 1995-06-26 1995-06-26 半導体装置 Expired - Lifetime JP2611687B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7159151A JP2611687B2 (ja) 1995-06-26 1995-06-26 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7159151A JP2611687B2 (ja) 1995-06-26 1995-06-26 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP58018438A Division JPH0673378B2 (ja) 1983-02-07 1983-02-07 半導体装置

Publications (2)

Publication Number Publication Date
JPH0846198A true JPH0846198A (ja) 1996-02-16
JP2611687B2 JP2611687B2 (ja) 1997-05-21

Family

ID=15687384

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7159151A Expired - Lifetime JP2611687B2 (ja) 1995-06-26 1995-06-26 半導体装置

Country Status (1)

Country Link
JP (1) JP2611687B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243772A (ja) * 2004-02-25 2005-09-08 Victor Co Of Japan Ltd 半導体集積回路
WO2008115468A2 (en) * 2007-03-15 2008-09-25 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
JP2009536789A (ja) * 2006-05-08 2009-10-15 マーベル ワールド トレード リミテッド 効率的なトランジスタ構造
US7652338B2 (en) 2003-10-22 2010-01-26 Marvell World Trade Ltd. Efficient transistor structure
US7960833B2 (en) * 2003-10-22 2011-06-14 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
KR101314437B1 (ko) * 2011-04-13 2013-10-07 가부시끼가이샤 도시바 집적 회로 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5045574A (ja) * 1973-08-24 1975-04-23
JPS56150865A (en) * 1980-04-25 1981-11-21 Hitachi Ltd Insulated gate type field effect semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5045574A (ja) * 1973-08-24 1975-04-23
JPS56150865A (en) * 1980-04-25 1981-11-21 Hitachi Ltd Insulated gate type field effect semiconductor device

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7652338B2 (en) 2003-10-22 2010-01-26 Marvell World Trade Ltd. Efficient transistor structure
US7851872B2 (en) 2003-10-22 2010-12-14 Marvell World Trade Ltd. Efficient transistor structure
US7863657B2 (en) 2003-10-22 2011-01-04 Marvell World Trade Ltd. Efficient transistor structure
US7960833B2 (en) * 2003-10-22 2011-06-14 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
US7982280B2 (en) 2003-10-22 2011-07-19 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
US7989852B2 (en) 2003-10-22 2011-08-02 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
US8026550B2 (en) 2003-10-22 2011-09-27 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
JP2005243772A (ja) * 2004-02-25 2005-09-08 Victor Co Of Japan Ltd 半導体集積回路
JP2009536789A (ja) * 2006-05-08 2009-10-15 マーベル ワールド トレード リミテッド 効率的なトランジスタ構造
WO2008115468A2 (en) * 2007-03-15 2008-09-25 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
WO2008115468A3 (en) * 2007-03-15 2009-09-24 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
KR101314437B1 (ko) * 2011-04-13 2013-10-07 가부시끼가이샤 도시바 집적 회로 장치 및 그 제조 방법

Also Published As

Publication number Publication date
JP2611687B2 (ja) 1997-05-21

Similar Documents

Publication Publication Date Title
JP4879444B2 (ja) 高スイッチングスピードのための横方向パワーｍｏｓｆｅｔ
JP2781504B2 (ja) 改良されたブレークダウン電圧特性を有する半導体装置
KR100291811B1 (ko) 감소된게이트저항을갖는멀티-핑거모스트랜지스터
NL1013625C2 (nl) Laterale hoogspanning halfgeleiderinrichting.
JP2000223707A (ja) 横型絶縁ゲートバイポーラトランジスタ
US6767779B2 (en) Asymmetrical MOSFET layout for high currents and high speed operation
US5665991A (en) Device having current ballasting and busing over active area using a multi-level conductor process
US5633525A (en) Lateral field effect transistor
US6462378B1 (en) Power MOSFET with decreased body resistance under source region
US20110089491A1 (en) Power mos electronic device and corresponding realizing method
JPH07202205A (ja) 高い表面破壊電圧を有する半導体素子
JPH0846198A (ja) 半導体装置
US6486512B2 (en) Power semiconductor device having high breakdown voltage and method for fabricating the same
JP2830744B2 (ja) 集積化デバイス
JPH03129764A (ja) 半導体装置
JPH07142731A (ja) パワーデバイスおよびそれを形成するための方法
US5270566A (en) Insulated gate semiconductor device
JPH01111378A (ja) 縦型ｍｏｓ　ｆｅｔ
JPH07115126A (ja) 半導体集積回路装置
JP2000164854A (ja) 半導体装置及びその製造方法
JPH01207977A (ja) 半導体装置
JPH09260503A (ja) 半導体装置
US6914296B2 (en) Controllable semiconductor component with multi-section control electrode
JPH0673378B2 (ja) 半導体装置
KR19990010739A (ko) 전력용 모스 트랜지스터 및 그 제조방법