JPH03232241A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置及びその製造方法に関し、特にマ
イクロ波やミリ波帯域で用いられる化合物半導体トラン
ジスタの特性を改善するための制御電極の構成、及び複
数の給電点を有する制御電極を用いた半導体装置の製造
方法に関するものである。

〔従来の技術〕

第６図は基本的な電界効果トランジスタ（Ｆｉｅｌｄ　
Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ　　；以下、ＦＥ
Ｔと称す）の要部断面を示しており、図において、１は
半導体基板であって、動作に必要な導電層や絶縁層等が
形成されている。２はドレイン電極３からソース電極４
へ流れる電流を印加電界により変調するためのゲート電
極である。

さて、このようなＦＥＴの一つの大きな用途として低雑
音増幅器がある。この用途において、最も重要な性能指
数はＦＥＴ自身が発生する雑音レベルを示す雑音指数（
ＮＦ）である。ＮＦは使用周波数の増大に伴って劣化す
るため、マイクロ波やミリ波等の非常に高い周波数で用
いるためには様々な工夫を要する。最小雑音指数（ＮＦ
、、、）は通常、次の式で表われる。

ＮＦ　　ｓｉｎ　　＝１＋２πｆＫｒ　　ｃｇｓｕ−ン
−−；１；ここで、ｇｍは相互コンダクタンス、−Ｒ５
はソース直列抵抗、Ｒｇはゲート抵抗、Ｃｇ−ｓはゲー
ト・ソース間容量、Ｋ、は定数、ｆは周波数である。

上記の式かられかる通り、ＮＦの低減には相互コンダク
タンスｇｍの増加、ゲート・ソース間容量Ｃｇｓ、ゲー
ト・ソース間抵抗Ｒｓ、及びゲート抵抗Ｒｇの低減が重
要である。

Ｃｇｓの低減、ｇｍの増加はデバイスのゲート長（Ｌｇ
）の短縮が最も有効であって、最近マイクロ波における
低雑音素子として注目されているＧａＡｓＭＥＳＦＥＴ
やＨＥ　ＭＴ　（Ｈｉｇｈ　Ｅｌｅｃｔｒ。

ｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）等のデ
バイスではＬｇは０．５μｍ以下と非常に細かく形成さ
れるのが通常である。しかるに、Ｌｇの短縮はゲート断
面積の減少、ひいてはＲｇの増大を招き、第６図に示す
ような矩形のゲート電極ではＮＦの低減には限界があり
、例えば周波数１２６ＨｚにおけるＮＦ□、の値は１ｄ
Ｂ前後にとどまる。

また、Ｒｇを低減するための１つの方策は第７図に示す
ようなゲート電極のＴ型化である。第７図において、２
がゲート電極であって、断面形状がＴ型となっており、
Ｌｇは半導体基板１と接する部分であって、非常に細か
く（例えば０．２μｍ）形成しても上部で拡大して断面
積を大きくすることにより、Ｒｇの増大を抑えている。

このような構成により、ＮＦ□イが０．５〜０．６ｄＢ
の素子が実現されており、Ｒｇの低減が非常に有効であ
ることを示している。しかし、Ｔ型のゲート電極を形成
することはＬｇを〜０．２μｍと微細化しなければなら
ないこともあって、工業的には容易ではない。

また、第８図はＦＥＴの平面図である。図において、２
ａはゲートフィンガー　２ｂはゲートパッド、３はドレ
イン電極、４はソース電極、５はゲートフィンガー２ａ
に電圧を印加するための給電点である。第６図や第７図
は第８図における■。

■−■、■における断面に相当するものである。

外部とはゲートパッド２ｂにワイヤを接着して接続する
。

通常、ＦＥＴ素子は第８図のように構成されており、ゲ
ートフィンガー２ａには２つの給電点５から電圧が印加
されており、ゲートフィンガー２ａの長さ（全ゲート幅
：Ｗｇ）は電気的には４つに分割されて単位ゲート幅Ｚ
はＷｇ／４になっていることになる。ゲート抵抗Ｒｇと
全ゲート幅Ｗｇ、単位ゲート幅Ｚの間には、 の関係があり、同一の全ゲート幅Ｗｇであれば給電点５
の数を増して単位ゲート幅Ｚを短縮することが有効であ
ることがわかる。

このように、給電点の数を増すことで、Ｒｇの増大が防
止できるが、単純に第８図のような構成で給電点を増す
と、ゲートパント２ｂの数も増加し、外部との接続を多
数取らねばならず、また大面積のゲートパッドの増加は
浮遊容量の増大を招く。

そこで、ゲートパントの増加なしに給電点数を増す例を
第９図に示す。同図（ａ）は平面図、同図（ｂ）は（ａ
）図におけるｂ−ｂでの部分断面模式図である。

本構成において、給電点数は５つであり、単位ゲート幅
ＺはＷｇ／１０となりＲｇは大幅に低減されている。ゲ
ートパッド２ｂと給電点５はゲート配線６で接続されて
いるが、ゲート配線６はソース電極４と交差している。

ゲート配線６とソース電極６は電気的に絶縁されている
ことはもちろんであるが、その間の容量が大きくならな
いように注意する必要があり、その為、第９図〜）に示
すようにゲート配線６はソース電極４上で浮かせて配置
している。このような構造は通常エアブリッジと呼ばれ
、ＳｉＯ□などの絶縁膜より空気の方が誘電率が小さい
ので低容量化を図ることができる。第９図のような例は
、例えば電子情報通信学会技術研究報告Ｖｏ１．８８　
Ｎｏ、６０　ｐｐ、３９〜４４　（１９８Ｂ）に示され
ており、このような構成によれば、Ｔ聖断面形状のゲー
トを用いずとも０．５〜０．６ｄＢと良好なＮＦ、、ｌ
、を実現できることが示されている。

またゲート抵抗低減の手法として第１０図に示すような
構成も考えられている（欧州特許０２０３２２５Ａ２．
アイ・イー・イー・イー・トラＺザクションズオン　エ
レクトロン　デバイシイズ、　ＨＤ−３２巻。

１２号、　１９８５年１２月、　　２７５４〜２７５９
頁「エアブリッジゲートＦＥＴ　　フォア　ＧａＡｓモ
ノリシックサーキットＪ　（ＩＥＥＥ　Ｔｒａｎｓａｃ
ｔｉｏｎｓ　ｏｎ　ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ、
　Ｖｏｌ、　ＨＤ−３２，Ｎｏ１２．　Ｄｅｃｅｍｂｅ
ｒ　１９８５　ｐｐ、２７４５〜２７５９．　Ａｉｒｂ
ｒｉｄｇｅ　Ｇａｔｅ　ＦＥＴ　ｆｏｒ　ＧａＡｓ　Ｍ
ｏｎ。

ｌ１ｔｈｉｃ　ｃｉｒｃｕｉｔｓ”））、同図（ａ）は
その平面図、同図（ｂ）は（ａ）図におけるｂ−ｂ線で
の断面図である。

本構成はゲート配線６は第８図と同様の考え方でエアブ
リッジ構造を採っているが、特徴的なことは給電が点で
はなく、ゲート幅全体において行われていることである
。このような構成を採ればＲｇは事実上無視し得る程度
の値まで低減でき、低雑音性能上、非常に有利であるこ
とは明らかである。しかるに、ゲート電極６とソース電
極４とは大面積で交差しており、エアブリッジ構成を採
ってもゲート容量の増大は極めて問題である。

〔発明が解決しようとする課題〕

以上のように、低雑音ＦＥＴを形成するためにゲート抵
抗の低減が種々の方法により試みられているが、製造方
法が工業的に見て非常に困難を伴っていたり、特性に悪
影響を及ぼすゲート容量の増大を伴っていたりして、性
能改善が不十分であった。

この発明は上記のような問題点を解消するためになされ
たもので、ゲートパッドあるいはゲート容量の増大を伴
わずにゲート給電点数を増してゲート抵抗を低減でき、
雑音性能の優れた半導体装置の構造、さらには複数の給
電点を有する制御電極を用いた半導体装置の製造方法を
提供することを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体装置は、基板上に延在するゲート
フィンガー上に複数の給電点を有し、隣接する給電点同
士をゲートフィンガー上の空気を介在する部位に位置す
るゲート配線にて接続し、該配線の一部より核部のゲー
トバントへの接続を行なうように構成したものである。

また、この発明にかかる半導体装置の製造方法は、半導
体基板上に形成された電界効果トランジスタのゲートフ
ィンガーにゲートパッドへ至るゲート配線を接続する工
程において、ゲートフィンガーを覆うように薄い絶縁膜
を形成し、その所望の位置にコンタクトホールを形成し
て該ゲートフィンガーの一部を露出させてゲートフィン
ガー上の給電点とし、コンタクトホールを覆うようにコ
ンタクトパッドを形成し、これにゲート配線を接続する
ようにしたものである。

〔作用〕

この発明の半導体装置においては、ゲートフィンガーの
給電点とゲートパッドと間のゲート配線は、まず、給電
点同士をゲートフィンガー真上の空中を通してゲート配
線により接続した後、このゲート配線の一部を外部のゲ
ートパッドへ引き出して構成したので、ゲート配線とソ
ース電極との交差を最小限に抑えることができ、ゲート
容量の増大を招くことなくゲート抵抗の低減が図れ、良
好な雑音性能を有するＦＥＴを構成できる。

また、この発明による半導体装置の製造方法においては
、ゲートフィンガー形成工程後に、ゲートフィンガー上
のコンタクトホールに制限された領域にゲート給電点を
形成するので、ゲート給電点の寸法は技術的に可能な限
り小さくできる。また、ゲートフィンガ形成時には給電
点となる領域を形成しないので、ゲートフィンガーは単
一幅を有するパターンとなり、ゲートフィンガーを基板
のリセス部に形成する際にはリセスエッチングを制御性
よく行える。さらにこのような単一幅のゲートフィンガ
ーでは、ゲートフィンガー形成のためのレジストパター
ンのＥＢ直接描画図のスルーブツトが向上する。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図はこの発明の第１の実施例による半導体装置の構
成を示す図であり、同図（ａ）は平面図、同図（ｂ）は
斜視模式図を表わしている。図中、ゲートフィンガー２
ａ上に給電点５は５つあり、給電点５はゲートフィンガ
ー２ａ上の空気を介在する部位に位置するゲート配線６
により隣り−合うもの同士がエアブリッジにより接続し
、さらに配線６を中央の給電点部から外部のゲートパッ
ド２ｂへ引き出すように構成している。

このように本実施例では、ゲートフィンガー２ａの給電
点５同士をゲートフィンガー２ａ真上の空中を通してゲ
ート配線６により接続した後、このゲート配線６の１部
を外部のゲートバッド２ｂへ引き出した構成としたので
、給電点を多数とった場合においてもゲート配線６とソ
ース電極４との交差をなくすことができ、ゲート容量Ｃ
、の増大を招くことなく、ゲート抵抗の低減を有効に図
ることができる０例えば従来の第６図に示す構成におい
ては、給電点５の増加に伴いゲート配ｗＡ６とソース電
極４が交差することにより生じるゲート容量Ｃ９１の増
加分が全Ｃｇｓの１５％であったのに対し、本発明の構
成では、ゲート配線６とソース電極４との交差をなくす
ことにより、これを０％にでき、これにより最小雑音指
数ＮＦ□７を０゜６ｄＢから０．５２ｄＢにまで改善す
ることができる。

また、第２図はゲートパッドへの接続をゲート配線の端
部より行った本発明の第２の実施例による半導体装置の
一例を示している。同図（ａ）は平面図、同図（ｂ）は
（ａ）図におけるｎ　ｂ−ｎ　ｂ断面を示している。上
記第１の実施例と異なるのは外部との接続を行っている
部位のみである。

末弟２の実施例ではパターンを真上から見た時にゲート
配線６とソース電極４とを全く交差させない配線が可能
であって、給電点数を増やしてもゲート容量の増大を抑
止することができる。また、ゲート配線６の断面積はゲ
ートフィン力’−２ａの断面積よりもはるかに大きくす
ることが可能で、Ｒｇの低減が有効になされる。

また、第２図（Ｃ）は第２図（ａ）のｌ１ｃ−１１ｃ断
面部の一例を示す模式図である。本構成はソース直列抵
抗Ｒｓを低減するだめの一つの工夫であり、図に示すよ
うにゲートフィンガー２ａをソース電極４に近づけて配
置しており、例えばソース・ゲート間距離Ｌｓ、は１μ
ｍ、ゲート長り、は０．　５μｍ、ドレイン・ゲート間
距離Ｌｍ、は２μｍ程度の長さに形成している。

また、さらにこのような構成においては、ゲート配線６
をドレイン電極３側に寄せて形成しているので、ゲート
配＆Ｉ６をソース電極４との距離を大きくとることがで
き、容量の増大を防止することも可能となる。

また、本実施例のゲート配線６は幅３μｍ、高さ２μｍ
であり、この程度の配線の形成は上述のようにメツキ技
術等により容易に可能である。

なお、上記第１の実施例及び第２の実施例ではゲートバ
ッド２ｂへのゲート配線６引き出しをゲートフィンガ−
２ａ中央部、あるいは端部より行うようにしたが、本発
明の趣旨から引き出し位置はこれらに限定されるもので
はなく、また、引き出し電極は１本に限定されるもので
もない。またさらに、第１図（ｂ）に示すように引き出
し電極部は第１Ｉｉ（１（ト）に示すように空中配線す
る必要は必ずしもない。

また、上記実施例は、ＨＥＭＴ、ＧａＡｓＭＥＳＦＥＴ
等の高周波領域で用いる電界効果トランジスタのすべて
の制ｗＩＪｉｉ極構造に適用できるものである。

また、第４図（ａ）〜（ｅ）は、給電点コンタクトの形
成方法を示すプロセスフロー図である。

図において、１は半導体基板、１２はこの半導体基板１
上に形成されたレジスタパターンで開口部１３が形成さ
れている。１４は該パターン１３を用いて形成されたゲ
ートフィンガー　１５はゲート給電点である。１６はコ
ンタクトホール７を／開口する絶縁膜、１８はゲートフ
ィンガー１４に信号を入力するために外部と接続するた
めのゲートコンタクトパッド、１９．２１はゲート配線
である。

次に第４図の製造方法について説明する。

まず、半導体基板１上にレジスト膜１２塗布し、光学露
光やＥＢ（ｉｉ電子線露光などを用いて開口部３を形成
する（第４図（ａ））。

次に、このパターン１３を用いて、蒸着リフトオフ二法
でゲート電極パターンを形成する。この時、通常、ゲー
トフィンガー１４部はＩｔＬｍ以下（好ましくは０．２
μｍ程度）の幅に、ゲート給電点１５部は数μｍの幅（
好ましくは５μｍ程度）に設定する（第４図（ｂ））。

次いで全面に絶縁膜１６を堆積した後、コンタクトホー
ル１７をゲート給電点１５上に設け、ゲ−）を種層を露
出させる（第４図（Ｃ））。

さらにゲート給電点１５部分の上に、ゲートコンタクト
バッド１８を設け、同様にコンタクトホールを開口する
（第４図（ｄ））。

さらに、全面に２μｍ程度の膜厚に第１のレジストを堆
積し、コンタクトホール１７上の第１のレジストに写真
製版により孔を設け、基板全面にスパッタ等の方法によ
りＴ　ｉ　／　Ａ　ｕ等の導電層２１を設け、さらに、
該導電層２１上に第２のレジストを堆積し、露光、現像
によりゲート配線形成部分に相当する領域の第２のレジ
ストを除去し、次に、ゲート配線形成部分に電界メツキ
等の方法によりＡｕを堆積し、ゲート配線１９を形成す
る。

その後、有機溶剤等により第２のレジストを除去し、ゲ
ート配線１９の周りの導電層をイオンミリング等のドラ
イエツチング法により除去し、さらに有機溶剤によりゲ
ート配線１９とゲートフィンガー１４間に存在する第１
のレジストを除去し、ゲート給電点１５上にエアブリッ
ジ構造のゲート配線１９．２１を接続していた（第４（
ｅ））。

ところが、上記の製造方法には３つの問題点がある。

まず、１つは、ゲート配線１９とゲート給電点１５を接
続する導電層の柱２１を形成する工程において、該柱２
１の形成には、上述のようにその厚みがエアブリッジの
高さ（約２μｍ〜３μｍ）程度の第１のレジストを設け
、コンタク、トホール１７上で第１のレジストを貫通す
るように孔を開ける工程を必要とするが、この時の写真
製版の合わせ余裕と解像度の関係から、コンタクトホー
ルの孔の径は通常、５μｍ以上は必要となる。そして、
このコンタクトホール径の大きさはそのままゲート給電
点が占める面積に反映する。

一般に、本構造のようにゲート給電点１７がトランジス
タの構成上、ドレイン電極やソース電極の近くに位置せ
ざる得ないものにおいては、給電点１７の面積の大きさ
が、トランジスタの性能に悪影響を及ぼす寄生容量の大
きさを大きく左右する。

従って、上記の構造のように給電点の面積が５μｍ以上
の大きなものにおいては、寄生容量が増大し、トランジ
スタ性能が大幅に劣化するという問題点があった。

また、ゲートフィンガー１４の幅、即ち、ゲート長はト
ランジスタの性能向上のために、０．５μｍ以下程度に
小さ（設計されている。このような０．５μｍ以下のゲ
ート長を有するゲート電極形成のためには現在、ＥＢ露
光法が多く用いられている。ところが、これは０．１μ
ｍ程度に細く絞った電子線でレジストを露光していくた
め、第４図（ａ）に示すように描画面積が途中のゲート
給電点部で面積が増大している開口部１３の形成に際し
ては、ゲート給電点部で時間的に太き（ロスし、スルー
プットの低下を招くこととなっていた。

さらに、第４図中では略しているが、ゲート電極の形成
前にはリセスと呼ばれる工程、すなわち、第４図（ａ）
の状態で開口部の基板を少しエンチングにより掘り込ん
で、第５図に示すように基板のリセス開口部２０にゲー
トを掻を形成し、特性の調整を行なうことが広く行なわ
れているが、このリセスエッチングに際して、そのエン
チング速度が開口面積の変化するゲート給電点周辺で変
動しやすく、特性の制御性悪化を招いていた。

そこで、上述の問題点である、寄生容量の増大を抑え、
ＥＢ描画の際のスループントを向上でき、リセスの均一
化を図ることができる、半導体装置の製造方法を以下に
示す。

この発明による製造方法は、ゲートフィンガー形成工程
とは別な工程でゲート給電点を形成するものであり、ゲ
ート給電点をゲートフィンガー形成工程後に、コンタク
トホールに制限された領域に形成するものである。

以下、この発明の一実施例を図について説明する。

第３図はこの発明の一実施例による一複数の給電点を有
する制？１１電極を備えた半導体装置の製造方法の各主
要工程を示した図であり、図において、ｌは半導体基板
、１２は該基板１上に形成したレジストパターンでゲー
トフィンガー形成部分に相当する部位に開口部１３が形
成されている。１４は該パターン１３を用いて形成した
ゲートフィンガー、１６はコンタクトホール１７を開口
するための絶縁膜である。また、１８はゲート給電点に
接続されたゲートコンタクトパッド、１９．２１はゲー
ト給電点１７に外部から信号を入力するために接続した
ゲート配線である。

以下、第３図の製造方法について説明する。

まず、半導体基板１上にレジスト膜１２を塗布し、光学
露光やＥＢ露光などを用いて開口部３を形成する（第３
図（ａ））。このとき、第４図に示した上記の製法と異
なり、後に給電点バンド１８が形成される部位は特に太
く形成しない。

次に、このパターン１２を用いて蒸着リフトオフ法によ
りゲート電極パターン、つまりゲートフィンガーを形成
する（第３図（ｂ））このとき、外観上はゲート給電点
パッドは形成されていない。

次いで、全面に絶縁膜６を形成後、ゲート給電点パッド
を形成すべき部分にコンタクトホール１７を開口してゲ
ート電極の一部を露出させる。この時、構造上の制約は
ないことから、コンタクトホールの大きさは、技術的に
可能の限り小さく出来、例えば容易に１．５　μｍ平方
のコンタクトホールをゲートフィンガー上に形成するこ
とができる（第３図（Ｃ））。

次いで、コンタクトホール１７により開口されたゲート
給電点となる部位に、配線金属１８を設け、同様にコン
タクトホール１７上に開口部を形成する（第３図（ｄ）
）。

配線金属１８の形成後、上述したように、コンタクトホ
ール１７上で開口部を有する第１のレジストを設け、基
板全面にスバンタ等の方法によりＴｉ／Ａｕ等の導電層
２１を設け、さらに、該導電層２１上に第２のレジスト
を設け、露光、現像によりゲート配線形成部分の第２の
レジストを除去して該除去した部分に電界メツキ等の方
法によりＡｕを堆積し、ゲート配線１９を形成する。そ
の後、有機溶剤等により第２のレジストを除去し、ゲー
ト配線１９の周りの導電層をドライエツチングにより除
去後、さらに有機溶剤により残存している第１のレジス
トを除去して、ゲート給電点１５上にエアブリッジ構造
のゲート配線１９．２１を形成する。

そしてこのように形成したゲート配線を中央の給電点部
から引き出して外部に形成したゲートパッドと接続する
ことにより、第１図に示す構成のものが得られる。

このような本実施例の製造方法によれば、ゲートフィン
ガー形成とゲートコンタクトパッド形成を別工程で行う
様にしたので、第３図（ａ）に示すようにＥＢ直接描画
は単一の幅を有するパターンを描けばよく、従来のよう
に描画面積の増大がないので、描画時のスルーブツトを
大幅に向上できる。

また、レジストパターン１２は開口部１３の面積が変化
するものではないので、基板にリセス開口部を設けるた
めのエツチングをする際のエツチングの不均一が生じに
くくなり、制御性、再現性よくリセスを形成できる。

さらに、本実施例では、ゲート給電点の寸法は第３図（
Ｃ）の工程で形成する絶縁膜６のコンタクトホールの大
きさによって決まり、このコンタクトホールの大きさは
写真製版の合わせ余裕及び解像度及び絶縁膜６の膜厚等
から１．５μｍ平方程度にまで小さく形成できるので、
寄生容量を大幅に低減できる。

〔発明の効果〕

以上のように、この発明によれば、ゲート給電点同士を
ゲートフィンガー上で直脱空中配線により接続するよう
にしたので、ゲート電極とソース各電極間の容量を増大
させることなく、多給電点化によるゲート抵抗の低減を
図ることができ、工業的にも安易に低雑音の半導体素子
を製造することができる効果がある。

また、この発明によれば、ゲートフィンガー形成とゲー
トコンタクトパッド形成を別工程で行う様にしたので、
ＥＢ直接描画時のス）Ｌ＝−プツトを大幅に向上でき、
また、リセス時のエツチングの不均一を生じにくくする
効果がある。さらに、実施例で見た様に、ゲート給電点
の寸法を小さくできるので、寄生容量を小さくすること
ができ、高性能のトランジスタを高い歩留まりで製造出
来る効果がある。

【図面の簡単な説明】

第１図（ａ）、　（ｂ）はこの発明の第１の実施例によ
る半導体装置を示す平面図及びその斜視図、第２図（ａ
）〜（Ｃ）はこの発明の第２の実施例による半導体装置
を示す平面図及びその断面図、第３図はこの発明の半導
体装置の製造方法の一実施例によるゲート給電コンタク
トの製造方法を示す要部斜視図、第４図は第３図の従来
例に相当するゲート給電コンタクトの製造方法を示す要
部斜視図、第５図は第４図の基板にリセスを形成した様
子を示した図、第６図は従来の基本的なＦＥＴの要部断
面図、第７図は従来のＴ型ゲートを有するＦＥＴの要部
断面図、第８図は従来のＦＥＴの平面図、第９図（ａ）
。 （ｂ）は従来の複数の給電点を有するＦＥＴの平面図及
びその断面図、第１０図（ａ）、　（ｂ）は他の従来の
半導体装置の平面図、及び断面図である。 図において、１は半導体基板、２はゲート電極、２ａ、
１４はゲートフィンガー　２ｂはゲートパッド、３はド
レイン電極、４はソース電極、５゜１５はゲート給電点
、６，１９．２１はゲート配線、１２はレジスト、１３
は開口部、１６は絶縁膜、１７はコンタクトホール、１
８はゲートコンタクトパッドである。 なお閲中同−符号は同−又は相当部分を示す。

Claims (4)

【特許請求の範囲】
1. （１）高周波帯域で使用する電界効果トランジスタを含
   む半導体装置において、 電界効果トランジスタの基板上に延在するゲートフィン
   ガー上の複数の給電点と、 上記ゲートフィンガー上の空気を介在する部位に位置し
   、上記隣接する給電点同士を接続するゲート配線と、 該ゲート配線と接続され、外部からの信号を入力するゲ
   ートパットとを備えたことを特徴とする半導体装置。
2. （２）上記ゲート配線は上記ゲートフィンガーから上記
   ゲートパッドへ至る範囲でソース電極と交差しないこと
   を特徴とする請求項１記載の半導体装置。
3. （３）上記ゲートフィンガー上の上記ゲート配線は上記
   ゲートフィンガーに対してドレイン電極側にオフセット
   されていることを特徴とする請求項１記載の半導体装置
   。
4. （４）半導体基板上に形成された電界効果トランジスタ
   のゲートフィンガーにゲートパッドへ至るゲート配線を
   接続する工程を有する半導体装置の製造方法において、 上記ゲートフィンガーを覆うように薄い絶縁膜を形成す
   る工程と、 該絶縁膜にコンタクトホールを形成して上記ゲートフィ
   ンガーの一部を露出させ、該露出部を給電点とする工程
   と、 上記コンタクトホールを覆うようにコンタクトパッドを
   形成する工程と、 該コンタクトパッドにゲート配線を接続する工程とを含
   むことを特徴とする半導体装置の製造方法。