JP2000021635A

JP2000021635A - スパイラルインダクタおよびそれを用いた集積回路

Info

Publication number: JP2000021635A
Application number: JP18241798A
Authority: JP
Inventors: Nobuyuki Matsumoto; 信之松本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-06-29
Filing date: 1998-06-29
Publication date: 2000-01-21

Abstract

(57)【要約】【課題】高周波回路用のインダクタを安価な材料で提
供すること。【解決手段】絶縁性を有する基板と、帯状導体を平面
的にスパイラル状に巻回したスパイラル配線部とを備
え、スパイラル配線部は、基板に平行に設けられ、か
つ、基板に接触する基板接触部と、基板に対して所定の
間隙を有する配線中空部とからなるスパイラルインダク
タ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スパイラルイン
ダクタおよびそれを用いた集積回路に関し、特に高周波
用電子部品として適用される。

【０００２】

【従来の技術】スパイラルインダクタは、高周波用集積
回路（ＭＭＩＣ）において、インピーダンスマッチング
をとるための整合回路に用いられている。スパイラルイ
ンダクタを搭載したＭＭＩＣは、通常、高抵抗化合物半
導体の基板上に形成されるが、その基板は高絶縁性を示
すことから、高周波領域での使用に適している。図４
は、ＧａＡｓ基板上に形成される従来のスパイラルイン
ダクの平面図であり、図５は図４のＡ−Ａ断面図であ
る。これらの図に示されるように上層配線２０１の部分
は、下層配線２０２をまたぐ部分２０４を除いて、基板
２０３に接触して形成されている。

【０００３】一方、シリコンデバイスについては、その
高速化に伴い、高周波回路への適用を模索する動きもあ
る。しかし、スパイラルイダンクタを高周波回路に適用
するには、きわめて高抵抗の基板が必要で、数千Ω・ｃ
ｍ程度の基板抵抗を示すシリコン基板を単に用いるだけ
では、信号損失が大きく使えない。

【０００４】信号損失を低減する試みの一つとして、J.
N. Burghartz、他者のインターナショナル・エレクト
ロン・デバイス・ミーティング１９９６年、テクニカル
ダイジェストｐ９９〜１０２の“Monolithic Spiral In
ductors Fabricated Using aVLSI Cu-Damascene Interc
onnect Technology and Low-Loss Substrates”には、
図６に示すような構造で、高抵抗シリコン基板上３０１
上に、６．５μｍの厚みのシリコン酸化物３０２を堆積
させてスパイラルインダクタ３０３を形成した数ＧＨｚ
領域まで損失の少ないインダクタンスが記載されてい
る。これは、高抵抗基板３０１の上にさらに、６．５μ
ｍという非常に厚いシリコン酸化膜３０２を形成する必
要があり、プロセスコストの大幅な増加や、プロセス歩
留まりの低下を招く。

【０００５】

【発明が解決しようとする課題】高抵抗シリコン（Ｓ
ｉ）基板は、通常８００Ω・ｃｍ〜１００００Ω・ｃｍ
の基板抵抗を示すが、この程度の抵抗の基板上に形成さ
れたスパイラルインダクタは、高周波信号損失を生じ、
ＧａＡｓ等の化合物半導体半絶縁性基板上に形成される
スパイラルインダクタに比べて、その信号損失が大きく
なる。この信号損失の原因は、基板抵抗が数千Ω・ｃｍ
と低いため、基板を通じて流れる漏洩電流が発生するこ
とによるものと考えられる。

【０００６】図７は、線路幅１０μｍ、線路長７２０μ
ｍのスパイラルインダクタを、ＧａＡｓ基板（基板抵抗
１×１０⁷Ω・ｃｍ）上に形成したものと、Ｓｉ基板
（基板抵抗３０００Ω・ｃｍ）上に形成したものとを用
意し、Ｓパラメータを測定し、それぞれの最適な等価回
路を元に、等価回路パラメータを算出し、その値から、
真性インダクタ部のＱ値を、５ＧＨｚまでの周波数領域
で比べた図である。図７の曲線（ａ）,(ｂ）は、それぞ
れＧａＡｓ基板上とＳｉ基板上のスパイラルインダクタ
のＱ値を示す。

【０００７】Ｑ値は、等価回路のインピーダンスの虚数
部係数の実数部係数に対する比率であり、高周波領域で
Ｑ値が大きいほど信号の損失が小さいことを示す。１Ｇ
Ｈｚまでの領域では、ＧａＡｓ基板上もＳｉ基板上も、
ほぼ同じＱ値を示すが周波数が高くなるに伴い、Ｓｉ基
板上のスパイラルインダクタが示すＱ値は、ＧａＡｓ基
板上のものに比べて低くなり、信号損失の大きいことを
示している。

【０００８】このように、高抵抗Ｓｉ基板上に直接スパ
イラルインダクを形成することは、信号の損失を生じる
ので実用に適さない。この発明は、このような事情を考
慮してなされたもので、スパイラルインダクの構造を工
夫することによって、高抵抗Ｓｉ基板を用いて製作可能
な低コストで、低損質のスパイラルインダクタを提供し
ようとするものである。

【０００９】

【課題を解決するための手段】この発明は、絶縁性を有
する基板と、帯状導体を平面的にスパイラル状に巻回し
たスパイラル配線部とを備え、スパイラル配線部は、基
板に平行に設けられ、かつ、基板に接触する基板接触部
と、基板に対して所定の間隙を有する配線中空部とから
なるスパイラルインダクタを提供するものである。

【００１０】

【発明の実施の形態】この発明の絶縁性を有する基板に
は、８００〜１０００Ω・ｃｍの抵抗を有する高抵抗Ｓ
ｉ基板やガラス基板のようなＧａＡｓ基板よりも基板抵
抗の低いものを用いることができる。

【００１１】また、スパイラル配線部は、幅が数十μ
ｍ，長さが数百μｍの帯状導体を基板に平行にスパイラ
ル状に数回巻き付けた形状を有し、例えば１０μｍ程度
の厚さを有する。そして、例えば金（Ａｕ）とチタンの
２層構造で形成される。基板に接触する基板接触部は、
スパイラル配線部自体の局部を基板方向にＵ字形に屈曲
させて形成することができる。また、配線中空部の基板
に対する間隙は２μｍ程度であることが好ましい。

【００１２】図８に、ＧａＡｓ基板上に形成された、従
来構造のスパイラルインダクタの等価回路と、図９にＳ
ｉ基板上に形成された従来構造のスパイラルインダクタ
の等価回路を示す。Ｃはキャパシタンス，Ｌはインダク
タンス，Ｒは抵抗である。

【００１３】Ｓｉ基板上のスパイラルインダクタの等価
回路は、ＧａＡｓ上のスパイラルインダクタの等価回路
に、基板抵抗Ｒｓを加えている点で異なる。この抵抗Ｒ
ｓは信号損失回路を等価的に示している。

【００１４】Ｒｓは、主に基板とスパイラル配線部との
接触によって形成されており、基板との接触面積を減ら
すことによってその値を大きくすることができる。スパ
イラル配線部の隣り合う線路間の間隔を広げてもＲｓの
値を大きくすることは可能であるが、それはスパイラル
インダクタ自体のパターン面積を広げることになり、得
策ではない。

【００１５】そこで、基板抵抗が１００００Ω・ｃｍ以
下を示す基板上に設けられたスパイラルインダクタのス
パイラル配線部の線路において、基板と接触する領域の
面積をスパライル配線部の基板対向面積に比べて小さく
することによって、つまり、スパイラル配線部の一部の
みを基板に接触させ他の部分を中空に存在させることに
よって、実質的にＲｓを大きくすることが可能となる。

【００１６】さらに、基板と接触している部分の間隔を
広げて接触部分の数を減らすような配置を行うことによ
って、さらに、Ｒｓを大きくすることが可能になる。ス
パイラルインダクの構成の効果的な条件としては、基板
と接触する面積が、スパイラル配線部の基板対向面積の
１／２以下であるスパイラルインダクタを用いることに
よって、Ｒｓを大きな値にでき、信号損失を低減でき
る。この発明において、基板接触部はスパイラル配線部
を局部的に基板側に屈曲させて形成されてもよい。ま
た、基板接触部は導電性の柱を介して基板に接触しても
よい。

【００１７】この発明において、スパイラル配線部は複
数の角を有するスパイラル形状からなり、基板接触部が
角ごとに設けられることが好ましい。つまり、基板と接
触する部分が、スパイラル配線部の曲がる個所におかれ
る構造により、スパイラルインダクタの構造上の強度を
保ち、かつ、信号の低損失化を実現することができる。
また、スパイラル配線部のスパイラル構造は曲線状であ
ってもよい。

【００１８】さらに、スパイラル配線部が基板と接触す
る部分の間隔、つまり配線中空部の長さが長くなるほ
ど、信号の低損失化を実現することができる。また、基
板と接触する領域において、２μｍ以下の薄膜状窒化シ
リコンや酸化シリコン又はそれらの多層膜で基板を覆う
ことにより基板抵抗が増大し、信号の低損失化を実現す
ることができる。

【００１９】基板とスパイラル導電板との間隙に低誘電
率の樹脂をスペーサとして挿入することによっても、中
空にすることと同様の効果が得られる。低誘電率の樹脂
としては、ポリイミドやテフロン樹脂などがあげられ
る。中空に比べて容量成分（図９のキャパシタンスＣ）
が特性に影響を与える可能性があるが、配線強度を増加
させる点で効果がある。

【００２０】スパイラル配線部の基板と接触している部
分を小さくすることによる、信号損失の低下は、基板抵
抗が数千Ω・ｃｍ（具体的には、８００Ω・ｃｍ〜１０
０００Ω・ｃｍ）を示すような基板、例えば高抵抗シリ
コン基板において、１ＧＨｚ以上の周波数で、顕著に認
められる。

【００２１】また、この発明の構造を有するスパイラル
インダクタは、基板抵抗が、１００００Ω・ｃｍ以上に
なると、信号の低損失化の効果は減少し、効果が見られ
る周波数は高くなる。この発明で対象にしているのは、
１０ＧＨｚ程度までの周波数における信号損失の低減で
ある。つまりこの発明に用いる基板が、抵抗が８００Ω
・ｃｍ〜１００００Ω・ｃｍを示すＳｉ基板であると
き、その効果が顕著となる。

【００２２】この発明では、基板として、高抵抗シリコ
ン基板を用いることができるが、同程度の基板抵抗を示
す基板、例えば、ガラス基板等を用いても、同じような
信号の低損失化効果が得られる。従って基板はシリコン
基板に限定されるものではない。さらに、この発明のス
パイラルインダクを利用することによって、高性能な高
周波回路やデジタル／高周波混載集積回路を低コストで
提供することができる。

【００２３】また、この発明のスパイラルインダクタ
と、伝送線路、キャパシタを同時に作製することによっ
て、高抵抗基板上に、信号の低損失化を実現した高周波
集積回路を実現することができる。

【００２４】さらに、高周波動作する能動素子を、高抵
抗基板上に実現されたこの発明のスパイラルインダクタ
を含む低損失な高周波集積回路に搭載することによっ
て、高周波ハイブリッド集積回路を提供できる。また、
あらかじめトランジスタによってデジタル集積回路が構
成されている高抵抗基板上に、この発明のスパイラルイ
ンダクタを含む低損失な高周波集積回路を混載すること
により、デジタル／高周波混載集積回路を提供できる。

【００２５】以下、図面に示す実施例に基づいてこの発
明を詳述する。これによって、この発明が限定されるも
のではない。

【００２６】〔実施例１〕図１〜図３にこの発明の実施
例１のスパイラルインダクタを示す。図１は平面図，図
２と図３はそれぞれ図１のＢ−Ｂ’，Ｃ−Ｃ’断面図で
ある。これらの図に示すようにこの発明のスパイラルイ
ンダクタの特徴は、スパイラル配線部１００の基板１０
８に接触している接触部分１０１の面積より、基板に接
触せず中空に浮いている中空部分１０２の面積が多いこ
とである。

【００２７】具体的に説明すると、図２と図３に示すよ
うに、基板比抵抗３０００Ω・ｃｍのシリコン基板１０
３の上に厚さ２０００Åのシリコン酸化膜１０４が形成
され、その上に、上から金（膜厚：０．５μｍ）、白金
（膜厚：０．１μｍ）、チタン（膜厚：０．０５μｍ）
を積層して引き出し配線つまり下層配線１０５が形成さ
れ、その上に厚さ２０００Åのシリコン窒化膜１０６が
形成され、その上に金（膜厚：１０μｍ）、チタン（膜
厚：０．０５μｍ）を積層したスパイラル配線部として
の上層配線１０７が形成されている。上層配線１０７
は、中空部１０２と、基板１０７への接触部１０１で構
成されている。中空部１０２において、上層配線１０７
と基板１０８の表面（シリコン窒化膜表面１０６）との
間隙は２μｍに設定されている。

【００２８】次に、このスパイラルインダクタの製造方
法について図２０の製造工程図を用いて説明する。ま
ず、シリコン基板１４０１上に、熱酸化によって、厚さ
２０００Åのシリコン酸化膜１４０２を形成する（図２
０（ａ））。

【００２９】この基板上に、レジスト１４０３を塗布
し、下層配線１０５に対応する部分のレジストパターン
をフォトリソグラフによって形成し、基板全面に、チタ
ン、白金、金の順番に、それぞれ、膜厚が０．０５μ
ｍ、０．１μｍ、０．５μｍになるように電子線蒸着に
より下層配線層１４０４を形成する（図２０（ｂ））。

【００３０】蒸着後、レジスト１４０３をアセトン等の
有機溶剤によって除去し、下層配線１４０４のパターン
を形成する（図２０（ｃ））。引き続き、下層配線１４
０４が形成された基板にｐ−ＣＶＤによって、ＳｉＮ膜
１４０５を形成する。基板温度は３００℃で、膜厚２０
００Åである。さらに、基板上にレジストを塗布し、線
路が基板から離れる部分に選択的にレジストパターンが
残るようにフォトリソグラフによって、レジスト支柱パ
ターン１４０６を形成し、２００℃の温度で１５分間の
熱処理を行う（図２０（ｄ））。

【００３１】このレジストは、２００℃前後の熱処理に
よって、その断面が丸くなるものを選択し、熱処理後の
レジスト厚みが、２μｍになるようにする。この厚み
は、１μｍ以上あれば、信号損失低減は効果的に働く
が、１０００〜２０００Å程度でも、基板に接触してい
る従来例より信号損失低減効果は見られる。また、この
レジスト厚みを変化させることによって、上層配線と基
板との間隙を容易に変化することが可能である。

【００３２】レジスト支柱１４０６が形成された基板
に、チタン、金の順番で、５００Å、１０００Åの厚み
になるように電子線蒸着によってメッキ用の給電メタル
１４０７を形成する（図２１（ｅ））。

【００３３】給電メタル１４０７が形成された基板に、
１５μｍ厚みのレジストを塗布し、上層配線のパターン
をフォトリソグフによって形成する。開口部に金めっき
を１０μｍ厚みになるように施し、その後、レジストを
有機溶剤によって除去し、金配線に覆われていない部分
の給電メタル１４０７である金１０００Åを、よう素／
よう化アンモニウムのエタノール溶液でエッチングし、
露出したチタン５００Åを、６０℃の温度のりん酸でエ
ッチングする。金エッチングの際、上層配線１４０８を
パターン一部もエッチングを受けるが、全体厚みに対し
ては、わずかであり、配線厚みは１０μｍとなる（図２
１（ｆ））。

【００３４】次に、レジスト支柱パターン１４０６を、
有機溶剤によって除去する（図２１（ｇ））。このよう
にして製作されたスパイラルインダクタは、図２に示す
スパイラル部分の配線について、基板に接触する部分１
０１は長さが１０μｍ、中空部分１０２は長さが３０μ
ｍとなるよう構成される。

【００３５】従って、上層配線１０７の全長の１／４が
基板と接触し、３／４が中空に浮いていることになる。
スパイラル部分の配線の幅は１０μｍで、全体長は７２
０μｍあるので、１８００μｍ²（線路全体７２００μ
ｍ²の２５％）が、基板と絶縁膜を介して接触している
ことになり、５４００μｍ²が中空に浮いていることに
なる。

【００３６】図１０において、この実施例によるスパイ
ラルインダクタのＳパラメータから計算されたＱ値を曲
線（ｃ）と、比較例としてＧａＡｓ基板上に形成した従
来構造のスパイラルインダクタのＱ値を示す曲線（ａ）
とを比較した。図７の曲線（ｂ）で示されるシリコン基
板上の従来構造のスパイラルインダクタに比べて高周波
側でのＱ値の低減が改善されて損失が小さくなり、大き
な効果が得られている。

【００３７】一方、Ｓｉ基板の代わりにＧａＡｓ基板を
用いて、本発明構造のスパイラルインダクタのＱ値と、
従来構造のスパイラルインダクタのＱ値とを比較した場
合、その差はほとんど見られず、この発明のスパイラル
インダクタ構造はＧａＡｓ基板では効果がないことが示
された。

【００３８】また、図２１において、レジスト支柱１４
０６は上層配線１４０８の形成後に除去され、上層配線
１４０８を中空にしているが、このレジストのかわり
に、ポリイミドやテフロン樹脂等の誘電率の低い樹脂を
支柱とし、上層配線１４０８の下に敷くことによって、
基板との接触面積を低減することができ、配線の機械的
強度が補強される。

【００３９】実施例１では、図２に示すようにシリコン
基板１０３上にシリコン酸化膜１０４とシリコン窒化膜
１０６を形成した上でスパイラルインダクタを形成する
が、これらの絶縁膜の存在は基板抵抗を増大するので、
信号損失の低減に効果がある。

【００４０】図１８は、実施例１に用いる基板抵抗３０
００Ω・ｃｍのシリコン基板上に形成するシリコン酸化
膜とシリコン窒化膜について、その絶縁膜の厚みとＱ値
との関係を３ＧＨｚにおいて示している。この図から絶
縁膜の存在がＱ値を増加させ、信号損失の低減効果があ
ることが判る。また、絶縁膜厚みを２μｍ以上にしても
Ｑ値の値に変化は見られず、信号損失の程度に影響がな
いことも示している。絶縁膜を形成することによる製造
コストの増加を考えると、２μｍ以下の膜厚で絶縁膜を
形成することが望ましい。

【００４１】〔実施例２〕図１１はこの発明の実施例２
の構成を示す上面図、図１２は図１１のＤ−Ｄ’断面図
である。この実施例では、上層配線７００は直角に折れ
曲がるスパイラル形状を有し、その角の部分に基板との
接触部７０１を配置したことを特徴とする。

【００４２】この実施例のスパイラルインダクタは、図
１２に示すように基板比抵抗３０００Ω・ｃｍのシリコ
ン基板７０２の上に厚さ２０００Åのシリコン酸化膜７
０３が形成され、その上に、上から金（膜厚：０．５μ
ｍ）、白金（膜厚：０．１μｍ）、チタン（膜厚：０．
０５μｍ）の層からなる下層配線７０４が形成され、さ
らにその上に２０００Åの厚さのシリコン窒化膜７０５
が形成され、その上に金（膜厚：１０μｍ）とチタン
（膜厚：０．０５μｍ）の層からなり中空部７０６と接
触部７０１を有する上層配線７００が形成されている。

【００４３】上層配線７００のスパイラル線路の幅は１
０μｍで、線路長は７０２μｍである。中空部７０６と
基板表面（シリコン窒化膜７０５表面）との間隙は２μ
ｍである。それぞれの接触部７０１が、スパイラルイン
ダクタの角部分に存在するので、基板との接触面積が非
常に小さくなる。この実施例では、基板と接触している
部分の面積が、１２００μｍ²（線路全体の１６．７
％）で、実施例１よりさらに信号損失が小さくなる。こ
れを図１３に示すようにＳパラメータの測定によって確
認した。

【００４４】図１３において、曲線（ｄ）は実施例２に
おけるスパライルインダクタのＱ値を示し、曲線（ａ）
はＧａＡｓ基板上に形成された従来構造のスパイラルイ
ンダクタのＱ値（比較例）を示している。図１０に比べ
て、Ｑ値は、さらに高周波側まで改善されている。

【００４５】〔実施例３〕図１４と図１５は、この発明
における実施例３の構成を示す平面図と、図１４のＥ−
Ｅ’断面図をそれぞれ示す。この実施例では、上層配線
９００の線路を角のない螺旋状形状とし、金属支柱９０
１により線路を基板１０７から持ち上げたものである。
複数の支柱９０１は、上層配線９００の螺旋の中心に対
してほぼ十字状に配列されているので、上層配線９００
の強度が向上する。なお、この実施例のスパイラルイン
ダクタは、螺旋状で説明したが、螺旋に近い状態の多角
形、即ち、五角形、六角形や、八角形等の多角形でも同
様の効果が得られる。この実施例では、接触面積を小さ
くできると共に配線が基板から離れて存在することによ
る強度不足を支柱９０２の配置によって補っている。

【００４６】この実施例のスパイラルインダクタにおい
ては、図１５に示すように基板比抵抗３０００Ω・ｃｍ
のシリコン基板９０３の上に厚さ２０００Åのシリコン
酸化膜９０４が形成され、その上に、上から金（膜厚：
０．５μｍ）、白金（膜厚：０．１μｍ）、チタン（膜
厚：０．０５μｍ）との層からなる下層配線９０２が形
成され、その上に２０００Åの厚みのシリコン窒化膜９
０５が形成され、金（膜厚：１０μｍ）とチタン（膜
厚：０．０５μｍ）の層からなる上層配線９０６が形成
されている。

【００４７】金属支柱９０１は、上から金（膜厚：１．
９５μｍ）、チタン（膜厚：０．０５μｍ）の層からな
る多層金属構造で、支柱の高さは２μｍである。上層配
線９００の線路長は、７２０μｍで線路幅は１０μｍで
あり、支柱部分の基板接触面積は８６４μｍ²（線路全
体の１２％相当）である。

【００４８】次に、この実施例のスパイラルインダクタ
の製造工程を図２２を用いて説明する。まず、シリコン
基板１５０３上に熱酸化膜１５０１（厚さ２０００Å）
を形成し、任意の形状の下層配線を形成し、その上にｐ
−ＣＶＤシリコン窒化膜１５０２（厚さ２０００Å）を
形成し、その上にレジスト１５０４を塗布し、金属支柱
１５０５のパターンをフォトリソグラフによって形成す
る。金属支柱用の金属として、チタン、白金、金を、こ
の順番に、０．１μｍ、０．１μｍ、１．８μｍの厚さ
で蒸着し（図２２（ａ））、有機溶剤でレジスト１５０
４を除去し、金属支柱１５０５を残す。蒸着の際に、蒸
着する膜厚を変えることによって容易に、金属支柱１５
０５の高さを変化することができる。

【００４９】金属支柱１５０５が形成された基板に、下
地用レジスト１５０６を塗布し金属支柱１５０５をカバ
ーする。その後、酸素を用いたリアクティブイオンエッ
チング等を用いてレジスト１５０６層をエッチングバッ
クし、金属支柱１５０５を露出させる。その上に、メッ
キ用の給電メタル１５０７として、チタン、金をこの順
番で、それぞれ５００Åと１０００Åの厚みになるよう
に蒸着する（図２２（ｂ））。

【００５０】給電メタル１５０７の形成された基板上
に、１５μｍの厚みのレジスト１５０８を塗布し、フォ
トリソグラフによって上層配線１５０９のパターンを形
成する。形成された開口部に電界メッキを行い、金を９
μｍの厚みだけ析出させる（図２２（ｃ））。

【００５１】有機溶剤によってメッキ用レジスト１５０
８を除去し、よう素／よう化アンモニウムのエタノール
溶液によって、給電メタル１５０７の金をエッチング
し、チタンを露出させる。６０℃の温度のりん酸によっ
て、チタンをエッチングし、下地レジスト１５０６を有
機溶剤によって除去する（図２２（ｄ））。このように
して、実施例３のスパイラルインダクタが得られる。

【００５２】この実施例のスパイラルインダクタを、Ｓ
パラメータの測定によって計算されたＱ値から評価する
と、図１６の曲線（ｅ）に示すように、４ＧＨｚ程度ま
で、ＧａＡｓ基板のＱ値（曲線（ａ）と同程度となり信
号損失が十分に抑制されている。

【００５３】〔実施例４〕図１７は、この発明の実施例
４の構成を示す平面図である。スパイラル配線部、つま
り上層配線１１０３の線路を、角のない螺旋形状とし金
属支柱１１０２により基板１１００から離して持ち上げ
たものである。各支柱は、基板上で互いにできるだけ離
れるように配置されている。従って、この線路に信号を
通じると、基板を通じて流れる漏洩信号は、支柱が接近
している場合に比べて小さくなる。また、互い違いに配
置された支柱によって線路を安定に保持でき、強度を向
上させる利点もある。

【００５４】この実施例のスパイラルインダクタは、基
板比抵抗８００Ω・ｃｍの高抵抗シリコン基板の上に厚
さ２０００Åのシリコン酸化膜が形成され、その上に、
上から金（膜厚：０．５μｍ）、白金（膜厚：０．１μ
ｍ）、チタン（膜厚：０．０５μｍ）の層からなる下層
配線１１０１が形成され、その上に２０００Åの厚みの
シリコン窒化膜が形成され、その上から金（膜厚：１０
μｍ）、チタン（膜厚：０．０５μｍ）の層からなる上
層配線が形成されている。

【００５５】金属支柱１１０２は、高さが２μｍで、上
から金（膜厚：１．９５μｍ）、チタン（膜厚：０．０
５μｍ）の層からなる多層金属構造である。線路長は、
７２０μｍで線路幅は１０μｍであり、支柱部分の基板
接触面積は、８６４μｍ²（線路全体の１２％相当）で
ある。なお、製造工程は実施例３と同等であるので説明
を省略する。

【００５６】この実施例のスパイラルインダクタについ
て測定されたＳパラメータから等価回路パラメータをフ
ィッティングによって求め、算出したＱ値を図１６の曲
線（ｆ）に示す。図１６はＳｉ基板の抵抗が、実施例３
の基板より低いにも関わらず、実施例３と同等のＱ値が
得られ、この実施例の金属支柱の配置が、信号損失の低
減に対して効果があることを示している。

【００５７】なお、この発明に基づいて構成されたスパ
イラルインダクタにおいても、基板と接触する部分が、
インダクタの線路全体に対して大きな割合をしめていれ
ば、損失低減の効果は認められなくなる。図１９は、ス
パイラル配線部の基板接触面積が基板対向面積に占める
割合Ｒと、Ｑ値との関係を示す。図１９より、基板接触
面積が基板対向面積の５０％以上の場合には、Ｑ値の向
上は認められず信号損失を防ぐ効果が充分でないことが
判る。

【００５８】〔実施例５〕図２３はこの発明の実施例５
の構成を示す平面図であり、高抵抗シリコン基板１６０
４上に作製されたスパイラルインダクタ１６０５、キャ
パシタ１６０１、伝送線路１６０２を備え、コプレーナ
線路を用いた高周波集積回路を示す。コプレーナ線路
は、信号線路を囲むようにグランドライン１６０３が配
置された構造で、高抵抗シリコン基板１６０４上の高周
波回路網に適する。

【００５９】図２３に示す伝送線路１６０２は、スパイ
ラルインダクタ１６０５と同様に近接信号線路において
基板を通じて信号を損失するので、グランドライン１６
０３との距離Ｌを数十μｍ〜１００μｍ（望ましくは、
４０μｍ以上）あけることによって、信号の損失を小さ
くすることができる。

【００６０】また、伝送線路においても、伝送線路が基
板に接触する面積を小さくすることで、信号の損失を小
さくできる。図２３に示すように基板から離れている部
分１６０６を有する配線は、実施例１〜４に示す方法
で、基板から離れるように空中に配線されたものであ
る。キャパシタ１６０１の形成は、メタルとメタルの間
に挟まれた絶縁膜によって形成することが可能で、信号
線路とグランドライン１６０３との距離Ｌを、数十μｍ
〜１００μｍ（望ましくは、４０μｍ以上）だけあける
ことによって、信号の損失を小さくすることができる。

【００６１】この高周波集積回路を製造する方法は、実
施例１で述べた方法を用い、下層配線１６０８を形成す
る際に、キャパシタ１６０１の下部電極にあたる部分の
パターンを形成し、上層配線形成の際に、伝送線路１６
０２と、キャパシタ１６０１の上部電極を形成すれば、
工程の増加をせずに、高周波回路を製造できる。

【００６２】高周波集積回路の別の形態において、高周
波用のＦＥＴやトランジスタを別途用意し、図２３に示
す集積回路上に実装する。この方法では、価格の高いＧ
ａＡｓ等のトランジスタを最小限の寸法にすることが可
能であり、その上、設置面積の必要なキャパシタ１６０
１やスパイラルインダクタ１６０５を、化合物半導体に
比べて安価な高抵抗シリコン等の高抵抗基板によって製
作することができるので、チップ価格が低くなり、製造
コストの低減に効果がある。

【００６３】また、基板に高抵抗シリコンを用いる場
合、高周波集積回路だけでなく、シリコンのトランジス
タで構成されたデジタル回路を通常のシリコン半導体プ
ロセスで形成することが可能であり、デジタル回路と高
周波集積回路とを混載した半導体素子が実現できる。Ｇ
ａＡｓ等の高周波特性の優れるトランジスタをこの混載
半導体素子に実装することによって、低コスト化のメリ
ットだけでなく、通信用の高周波集積回路と、その信号
を処理するデジタル集積回路との混載が、特性を劣化さ
せることなく実現される。

【００６４】

【発明の効果】この発明によれば、スパイラルインダク
タから基板を通じて漏洩する電流が低減されるので、ス
パイラルインダクタの信号損失が小さくなり、高周波回
路用の低損失スパイラルインダクタが安価に提供され
る。

【図面の簡単な説明】

【図１】この発明の実施例１によるスパイラルインダク
タの構成を示す平図面である。

【図２】図１のＢ−Ｂ’断面図である。

【図３】図１のＣ−Ｃ’断面図である。

【図４】スパイラルインダクタの従来例の構成を示す平
図面である。

【図５】図４のＡ−Ａ’断面図である。

【図６】スパイラルインダクタの他の従来例の断面図で
ある。

【図７】ＧａＡｓ基板上と高抵抗Ｓｉ基板上にそれぞれ
形成されたスパイラルインダクタのＱ値の比較を示すグ
ラフである。

【図８】ＧａＡｓ基板上のスパイラルインダクタの等価
回路図である。

【図９】Ｓｉ基板上のスパイラルインダクタの等価回路
図である。

【図１０】実施例１によって形成されたスパイラルイン
ダクタの周波数とＱ値との関係を示すグラフ。

【図１１】この発明の実施例２のスパイラルインダクタ
の構成を示す平面図である。

【図１２】図１１のＤ−Ｄ’断面図である。

【図１３】この発明の実施例２のスパイラルインダクの
周波数とＱ値との関係を示すグラフである。

【図１４】この発明の実施例３のスパイラルインダクタ
の構成を示す平面図である。

【図１５】図１４のＥ−Ｅ’断面図である。

【図１６】この発明の実施例３と実施例４のスパイラル
インダクタの周波数とＱ値との関係を示すグラフであ
る。

【図１７】この発明の実施例４のスパイラルインダクタ
の構成を示す平面図である。

【図１８】この発明における基板上の絶縁膜の厚みとス
パイラルインダクタのＱ値との関係を示すグラフであ
る。

【図１９】この発明におけるスパイラルインダクタの線
路面積と基板接触面積の割合に対するＱ値の関係を示す
グラフである。

【図２０】この発明の実施例１のスパイラルインダクタ
の製造工程を示す工程図である。

【図２１】この発明の実施例１のスパイラルインダクタ
の製造工程を示す工程図である。

【図２２】この発明の実施例３のスパイラルインダクタ
の製造工程を示す工程図である。

【図２３】この発明の実施例５の高周波集積回路の構成
を示す平面図である。

Claims

【特許請求の範囲】

【請求項１】絶縁性を有する基板と、帯状導体を平面
的にスパイラル状に巻回したスパイラル配線部とを備
え、スパイラル配線部は、基板に平行に設けられ、か
つ、基板に接触する基板接触部と、基板に対して所定の
間隙を有する配線中空部とからなるスパイラルインダク
タ。
【請求項２】基板接触部は、スパイラル配線部を局部
的に基板側に屈曲させて形成されてなる請求項１記載の
スパイラルインダクタ。
【請求項３】基板接触部は、導電性の柱を介して基板
に接触する請求項１記載のスパイラルインダクタ。
【請求項４】スパイラル配線部は、複数の角を有する
スパイラル形状からなり、基板接触部が角ごとに設けら
れてなる請求項１記載のスパイラルインダクタ。
【請求項５】基板接触部は、接触面積がスパイラル配
線部の基板対向面積の１／２以下である請求項１記載の
スパイラルインダクタ。
【請求項６】基板は、その表面が窒化シリコン膜と酸
化シリコン膜の少なくとも一方で覆われてなる請求項１
記載のスパイラルインダクタ。
【請求項７】配線中空部において基板とスパイラル配
線部との間隙に挿入される絶縁性スペーサをさらに備え
てなる請求項１記載のスパイラルインダクタ。
【請求項８】基板がシリコン基板からなる請求項１記
載のスパイラルインダクタ。
【請求項９】請求項１記載のスパイラルインダクタ
と、スパイラルインダクタの基板上に設けられた伝送線
路と、キャパシタンスとを備えてなる集積回路。