TW201448160A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201448160A
TW201448160A TW103102117A TW103102117A TW201448160A TW 201448160 A TW201448160 A TW 201448160A TW 103102117 A TW103102117 A TW 103102117A TW 103102117 A TW103102117 A TW 103102117A TW 201448160 A TW201448160 A TW 201448160A
Authority
TW
Taiwan
Prior art keywords
gate electrode
semiconductor device
substrate contact
length
mos transistor
Prior art date
Application number
TW103102117A
Other languages
English (en)
Other versions
TWI575699B (zh
Inventor
Takeshi Koyama
Tomomitsu Risaki
Original Assignee
Seiko Instr Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instr Inc filed Critical Seiko Instr Inc
Publication of TW201448160A publication Critical patent/TW201448160A/zh
Application granted granted Critical
Publication of TWI575699B publication Critical patent/TWI575699B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H01L27/0277—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path involving a parasitic bipolar transistor triggered by the local electrical biasing of the layer acting as base of said parasitic bipolar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

〔課題〕提供於作為ESD保護元件而使用梳形之N型MOS電晶體的半導體裝置中，可使前述梳形的N型MOS電晶體整體均一動作的半導體裝置。〔解決手段〕因應自配置於外周護環之基板電位固定用接點起算的距離，調整ESD保護元件所用之N型MOS電晶體的閘極電極的L長，藉此，構成閘極電極之各梳部一樣地進入轉折動作，可迴避局部性電流集中，獲得所希望的ESD耐量。

Description

半導體裝置
本發明係關於半導體裝置。尤其，關於作為ESD保護元件，使用N型MOS電晶體的半導體裝置。
在具有MOS型電晶體的半導體元件中，為了防止來自外部連接用(VDD)PAD的靜電所致之內部電路的破壞，大多作為ESD保護元件，使用將N型MOS電晶體的閘極電位固定成接地(Vss)，設為截止狀態所設置之截止電晶體。
截止電晶體係需要在短時間流通完多量的靜電所致之電流，故需要具有比通常之內部MOS電晶體構造更大的通道寬度(W)。因此，截止電晶體係大多利用作為將複數汲極區域、源極區域、閘極區域組合成梳狀的多指型，獲得增加總通道寬度的構造。
然而，因為設為組合複數電晶體的構造，有難以使ESD保護用的MOS電晶體整體均一動作，僅初始進入寄生雙極動作的梳部無法完全承受ESD突波，導致局部性 破壞的問題。於配置於截止電晶體的周圍之護環，配置有用以將截止電晶體的閘極電位固定成接地電位的基板接點。一般來說，因為護環以包圍ESD保護元件的外周之方式配置，從設置於梳型ESD保護元件的周圍之基板接點至各單位梳ESD保護元件，亦即，至雙極性電晶體的基極為止的距離不同。亦即，基極電阻根據各梳部而有差別，故成為在突崩崩潰(Avalanche breakdown)後的源極區域與通道區域之間所形成之寄生雙極性電晶體ON之觸發的局部性電壓差會不同。因此，因雙極性電晶體動作的時機在各單位ESD保護元件中不同，電流會集中於雙極性電晶體最快ON的單位ESD保護元件，發生局部破壞。作為此改善對策，也提案有利用將汲極區域的接點與閘極電極的距離，外部連接端子越遠則越加以縮短，加速電晶體的動作，全梳部一樣地進入雙極動作之開始的轉折狀態的佈局方法。(例如參照專利文獻1)
〔先前技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開平7-45829號公報
然而，在前述方法中，有伴隨汲極區域之寬度的縮小化，無法確保所希望之連接位置，與因近年來之包含高熔點金屬的配線所致之配線的低阻抗化，突波的傳播速度更 快，產生僅利用連點與閘極電極為止的距離無法完全調整之狀況的課題。
為了解決前述課題，本發明係如以下所述，構成半導體裝置。
具有複數汲極區域與複數源極區域交互配置，在前述複數汲極區域與複數源極區域之間配置閘極電極，於外周護環，配置有用以將前述閘極電極的電位固定成接地電位的基板接點之複數電晶體一體化的構造之ESD保護用的N型MOS電晶體中，汲極區域，係與外部連接端子電性連接，源極區域，係與接地電位供給線電性連接，將閘極電極的梳部單體L長，自配置於外周之接地電位固定用接點起算的距離越近，則越加以縮短，越遠則越加以增長。
依據本發明，利用離接地電位固定用基板接點越遠之內側的閘極電極，則越增加L長，構成閘極電極之各梳部一樣地進入轉折動作，可迴避局部性電流集中，可獲得所希望的ESD耐量。
101‧‧‧第1源極區域
102‧‧‧第2源極區域
103‧‧‧第3源極區域
104‧‧‧第4源極區域
201‧‧‧閘極電極
301‧‧‧第1汲極區域
302‧‧‧第2汲極區域
303‧‧‧第3汲極區域
401‧‧‧接地(VSS)電位供給線
501‧‧‧與通道寬度平行之方向的基板接點
502‧‧‧與通道長度平行之方向的基板接點
601‧‧‧第1金屬配線
701‧‧‧外部連接端子
〔圖1〕揭示本發明所致之半導體裝置的ESD保護用之N型MOS電晶體的第1實施例的模式俯視圖。
〔圖2〕揭示本發明所致之半導體裝置的ESD保護用之N型MOS電晶體的第2實施例的模式俯視圖。
〔圖3〕揭示本發明所致之半導體裝置的ESD保護用之N型MOS電晶體的第3實施例的模式俯視圖。
〔圖4〕揭示本發明所致之半導體裝置的ESD保護用之N型MOS電晶體的第4實施例的模式俯視圖。
以下，針對用以實施發明的形態，舉出幾個實施例，使用圖面來詳細說明。又，於以下的說明中，僅將藉由金屬配線來連接於接地電位者，稱為基板接點。
［實施例1〕
圖1係揭示本發明所致之半導體裝置的ESD保護用之N型MOS電晶體的第1實施例的模式俯視圖。
形成由N型的高濃度不純物區域所成之第1源極區域101與第1汲極區域301，在第1源極區域101與第1汲極區域301之間，設置由氧化矽膜等所成的閘極絕緣膜，於其上面，形成由多晶矽等所成的閘極電極201。從第1汲極區域301隔著閘極電極201，形成第2源極區域102，進而，隔著第1閘極電極201，形成第2汲極區域302，與前述相同重複方式，隔著電極201，形成第3源極區域103、第3汲極區域303、第4源極區域104。於第1實施例中，揭示源極區域配置4個，汲極區域配置3 個，閘極電極配置6個之類型的範例。在此，汲極區域301、302、303係透過第1金屬配線601，連接於外部連接端子701。各閘極電極相當於梳部的梳齒，集合6個，成為梳型的形狀，在梳部的梳齒之間，交互配置源極區域與汲極區域，成為組合6個MOS電晶體的多指型。
於第1源極區域101、第2源極區域102及第3源極區域103，藉由與以包含高熔點金屬的金屬材料等所形成之接地電位供給線401連接之以包含高熔點金屬的材料等所形成之上層的金屬配線，來供給接地電位。於ESD保護用之N型MOS電晶體的外周護環，以一定間隔配置與通道寬度平行之方向的基板接點501及與通道長度平行之方向的基板接點502。
在此，閘極電極201係以離配置於與通道寬度平行之方向(在圖1中左右的方向)的基板接點501越近的閘極電極，則L長越短之方式佈局，且以位於離基板接點501最遠位置之內側的閘極電極的L長最長之方式進行佈局。亦即，在圖1中以閘極電極的6個梳齒中最上段與最下段的閘極電極的L長最短，中央兩個閘極電極的L長最長之方式設定。此係因為形成通道之基板區域的電位藉由近鄰的基板的接點，越被穩固地固定成接地電位，雙極動作用難以發生。藉由如前述般設定閘極電極201的各梳齒的L長，將因到基板接點為止的距離不同而產生之基板的電位的差所發生之在各閘極電極201之下的通道所發生之雙極動作的開始時機的差予以消除或使其相等，藉此，可讓 ESD保護用的N型MOS電晶體整體均一動作。在圖1所示之實施例中，為了消除從與ESD保護用之N型MOS電晶體的通道寬平行之方向的基板接點501至閘極電極201之間的距離差所致之雙極動作的開始時機的不同，調整了閘極電極201的L長。每1個梳齒的單位閘極電極為寬度一定，基本上具有長方形的形狀。
〔實施例2〕
圖2係揭示本發明所致之半導體裝置的ESD保護用之N型MOS電晶體的第2實施例的模式俯視圖。與圖1對應的部分附加相同號碼。與圖1所示之第1實施例不同之處，係單位閘極電極的L長並不是一定。圖2之基板接點係不僅與圖中左右方向之通道寬度方向平行之方向的基板接點501，也設置與圖中上下方向之通道方向平行之方向的基板接點502，所以考量此狀況，將與基板接點502距離較近之各閘極電極201的前端及根部部分的L長，設為比中心附近的L長還短。
利用此種構造，可消除因為自與ESD保護用之N型MOS電晶體的通道寬度方向平行之方向的基板接點501起算的閘極電極201之間的距離差，及自與通道長度方向平行之方向的基板接點502起算的閘極電極201之間的距離差所產生之雙極動作開始時機的不同。
〔實施例3〕
圖3係揭示本發明所致之半導體裝置的ESD保護用之N型MOS電晶體的第3實施例的模式俯視圖。與圖1對應的部分附加相同號碼。與圖1所示之第1實施例不同之處，係設為不具有配置於與ESD保護用的N型MOS電晶體的通道長度方向平行之方向的基板接點，藉此消除與通道長度方向平行之方向的基板電位的差的影響，於外周護環，僅配置與通道寬度方向平行之方向的基板接點501的構造之處。此時的閘極電極201係與實施例1相同，以離與通道寬度平行之方向的基板接點501越近的閘極電極，則L長越短之方式佈局，且以位於離基板接點501最遠位置之內側的閘極電極的L長最長之方式進行佈局。所以，單位閘極電極具有長方形的形狀。
〔實施例4〕
圖4係揭示本發明所致之半導體裝置的ESD保護用之N型MOS電晶體的第4實施例的模式俯視圖。與圖1對應的部分附加相同號碼。
在本實施例中，於外周護環，僅配置與通道長度平行之方向的基板接點502，成為考量此狀況的閘極電極形狀。亦即，將與基板接點502的距離較近之各閘極電極201的前端及根部附近的L長，設為比中心附近的L長還短，6個閘極電極201設為相同形狀。
與圖1所示之第1實施例不同之處，係單位閘極電極的L長並不是一定。與圖2所示之第2實施例不同之處， 係各單位閘極電極之間的L長相等。
利用設為此種構造，可消除因為與通道長度方向平行之基板接點502起算的閘極電極201之間的距離差所產生之雙極動作開始時機的不同。
101‧‧‧第1源極區域
102‧‧‧第2源極區域
103‧‧‧第3源極區域
104‧‧‧第4源極區域
201‧‧‧閘極電極
301‧‧‧第1汲極區域
302‧‧‧第2汲極區域
303‧‧‧第3汲極區域
401‧‧‧接地電位供給線
501‧‧‧基板接點
502‧‧‧基板接點
601‧‧‧第1金屬配線
701‧‧‧外部連接端子

Claims (6)

  1. 一種半導體裝置，係作為ESD保護元件，使用具有複數電晶體成為一體之構造的N型MOS電晶體的半導體裝置，該電晶體係具有：交互配置之複數汲極區域與複數源極區域、配置於前述複數汲極區域與複數源極區域之間的閘極電極、及配置於前述複數汲極區域與複數源極區域，及前述閘極電極的周圍，且連接被固定成接地電位之金屬配線的基板接點；其特徵為：前述閘極電極的通道方向之長度的L長，於配置在前述基板接點附近的閘極電極中，比配置於從前述基板接點分離之位置的閘極電極還短。
  2. 如申請專利範圍第1項所記載之半導體裝置，其中，自與前述閘極電極的通道寬度方向平行之方向的基板接點起算的距離越近，越縮短前述閘極電極的L長。
  3. 如申請專利範圍第2項所記載之半導體裝置，其中，前述基板接點僅配置於與前述閘極電極的通道寬度方向平行的兩邊。
  4. 如申請專利範圍第1項所記載之半導體裝置，其中，自與前述閘極電極的通道長度方向平行之方向的基板接點起算的距離越近，越縮短前述閘極電極的L長。
  5. 如申請專利範圍第4項所記載之半導體裝置，其 中，前述基板接點僅配置於與前述閘極電極的L長方向平行的兩邊。
  6. 一種半導體裝置，係作為ESD保護元件，使用具有複數汲極區域與複數源極區域交互配置，在前述汲極區域與前述源極區域之間配置閘極電極的複數電晶體成為一體之構造的N型MOS電晶體的半導體裝置，其特徵為：自配置於前述N型MOS電晶體的周圍，且連接被固定成接地電位之金屬配線的基板接點起算的距離越近，越縮短前述閘極電極的L長。
TW103102117A 2013-02-05 2014-01-21 半導體裝置 TWI575699B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013020714A JP2014154595A (ja) 2013-02-05 2013-02-05 半導体装置

Publications (2)

Publication Number Publication Date
TW201448160A true TW201448160A (zh) 2014-12-16
TWI575699B TWI575699B (zh) 2017-03-21

Family

ID=51241577

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103102117A TWI575699B (zh) 2013-02-05 2014-01-21 半導體裝置

Country Status (5)

Country Link
US (1) US9136263B2 (zh)
JP (1) JP2014154595A (zh)
KR (1) KR20140100424A (zh)
CN (1) CN103972274A (zh)
TW (1) TWI575699B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620424B2 (en) 2013-11-12 2017-04-11 Skyworks Solutions, Inc. Linearity performance for radio-frequency switches
US20220013415A1 (en) * 2013-11-12 2022-01-13 Skyworks Solutions, Inc. Radio-frequency switching devices having improved voltage handling capability
CN106200160A (zh) * 2016-07-08 2016-12-07 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置
JP6812764B2 (ja) * 2016-11-29 2021-01-13 日亜化学工業株式会社 電界効果トランジスタ
JP6841161B2 (ja) 2017-05-25 2021-03-10 株式会社ソシオネクスト 半導体装置
CN108321117A (zh) * 2017-12-15 2018-07-24 西安科技大学 基于mos管的tsv转接板及其制备方法
CN110071103B (zh) * 2019-03-25 2021-06-08 北京时代民芯科技有限公司 一种冷备份电路的esd保护结构及制备方法
CN110060997B (zh) * 2019-04-15 2020-04-17 长江存储科技有限责任公司 一种静电放电保护结构及其制作方法
US11581215B2 (en) * 2020-07-14 2023-02-14 Newport Fab, Llc Body-source-tied semiconductor-on-insulator (SOI) transistor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69415987T2 (de) * 1994-11-08 1999-06-24 St Microelectronics Srl Integrierte Anordnung mit einer Struktur zum Schutz gegen hohe elektrische Felder
US6815775B2 (en) * 2001-02-02 2004-11-09 Industrial Technology Research Institute ESD protection design with turn-on restraining method and structures
US20030202307A1 (en) * 2002-04-26 2003-10-30 Kei-Kang Hung Semiconductor device with ESD protection
US7098717B2 (en) * 2004-06-25 2006-08-29 Altera Corporation Gate triggered ESD clamp
JP2007116049A (ja) * 2005-10-24 2007-05-10 Toshiba Corp 半導体装置
JP2009277877A (ja) * 2008-05-14 2009-11-26 Toyota Motor Corp 半導体装置
JP2009277963A (ja) * 2008-05-16 2009-11-26 Toshiba Corp 半導体装置
JP5603089B2 (ja) * 2009-02-23 2014-10-08 セイコーインスツル株式会社 半導体装置
US8236640B2 (en) * 2009-12-18 2012-08-07 Intel Corporation Method of fabricating a semiconductor device having gate finger elements extended over a plurality of isolation regions formed in the source and drain regions
JP2012023212A (ja) * 2010-07-14 2012-02-02 Sumitomo Electric Ind Ltd 半導体装置
US8754469B2 (en) * 2010-10-26 2014-06-17 Texas Instruments Incorporated Hybrid active-field gap extended drain MOS transistor
CN102263104B (zh) * 2011-06-16 2013-04-17 北京大学 Mos结构的esd保护器件

Also Published As

Publication number Publication date
TWI575699B (zh) 2017-03-21
KR20140100424A (ko) 2014-08-14
JP2014154595A (ja) 2014-08-25
US9136263B2 (en) 2015-09-15
CN103972274A (zh) 2014-08-06
US20140217510A1 (en) 2014-08-07

Similar Documents

Publication Publication Date Title
TWI575699B (zh) 半導體裝置
JP5968548B2 (ja) 半導体装置
JP5546191B2 (ja) 半導体装置
JP2009064974A (ja) 半導体装置
JP2010177434A (ja) 半導体装置
JP2013153019A (ja) 半導体装置
JP6033054B2 (ja) 半導体装置
EP2966675B1 (en) Semiconductor device
TWI588970B (zh) Semiconductor device
JP2009147001A (ja) 半導体装置
TWI575747B (zh) 半導體裝置
JP2007035796A (ja) 半導体装置
TWI538153B (zh) 半導體裝置
TWI575698B (zh) 半導體裝置
JP2011192842A (ja) 半導体装置
JP5567405B2 (ja) 櫛形の静電気保護用のｍｏｓ型半導体装置
KR20210020612A (ko) 정전기 방전 보호 회로
TWI458091B (zh) 靜電放電防護裝置
TW202038424A (zh) 靜電放電防護元件
JP2011142189A (ja) 半導体装置
JP2016046419A (ja) 半導体装置
JP2010056410A (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees