KR20210020612A - 정전기 방전 보호 회로 - Google Patents

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Abstract

본 발명은 게이트 단자, 드레인 단자 및 소스 단자를 구비한 복수의 트랜지스터; 상기 복수의 트랜지스터의 드레인 단자들과 연결된 제1 연결 배선; 상기 복수의 트랜지스터의 소스 단자들과 연결된 제2 연결 배선; 상기 복수의 트랜지스터의 게이트 단자들과 연결된 제3 연결 배선; 상기 제3 연결 배선에 연결된 외부 저항; 및 상기 외부 저항에 연결된 접지 단자를 포함하여 이루어지고, 상기 외부 저항은 서로 병렬로 연결된 제1 저항 및 제2 저항을 포함하여 이루어진 정전기 방전 보호 회로를 제공한다.

Description

정전기 방전 보호 회로{Electrostatic Discharge protection circuit}
본 발명은 정전기 방전 보호 회로에 관한 것으로서, 특히, 게이트 커플 트랜지스터를 이용한 정전기 방전 보호 회로에 관한 것이다.
대전된 인체나 기계에 반도체 회로가 접촉되면, 인체나 기계에 대전된 정전기가 입출력 패드를 통해 반도체 회로 내부로 방전되면서 과도 전류가 반도체 내부 회로에 흘러 반도체 회로에 큰 손상을 줄 수 있다.
따라서 상기 정전기로 인한 반도체 내부 회로의 손상을 방지하기 위해서, 반도체 회로에는 입출력 패드와 반도체 내부 회로 사이에 정전기 방전(ElectroStatic Discharge; ESD) 보호 회로가 구비되어 있다. 정전기 방전 보호 회로는 과전압을 가지는 정전기가 입출력 패드로 유입될 경우 상기 입출력 패드와 반도체 내부 회로 사이의 노드의 전압의 크기를 일정 범위 내로 제한함으로써 상기 반도체 내부 회로를 보호하게 된다.
종래에는 정전기 방전 보호 회로로서 BTJ(Bipolar Junction Transistor) 또는 다이오드가 주로 사용되었으나 최근에는 게이트 접지 NMOS 트랜지스터(Gate-Grounded NMOS; GGNMOS)가 많이 사용되고 있다. 상기 게이트 접지 NMOS 트랜지스터는 게이트가 접지된 트랜지스터로서 정전기에 의한 브레이크 다운(break down) 현상에 의해서 NMOS 트랜지스터의 npn 구조가 마치 BTJ(Bipolar Junction Transistor) 처럼 동작하여 대량의 전류를 방전시키도록 만들어진 소자이다. 그러나, 반도체 기술이 발전함에 따라 게이트 절연막의 두께가 매우 얇아지게 되었고 그에 따라 정전기 방전 펄스(ESD pulse)에 의해 게이트 절연막이 손상될 가능성이 증가하였다.
따라서, 이와 같이 게이트 절연막의 손상을 줄이기 위한 방안으로서 NMOS 트랜지스터의 게이트가 보다 낮은 전압에서 턴온되도록 설계된 게이트 커플 NMOS 트랜지스터(Gate-Coupled NMOS; GCNMOS)가 제안된 바 있습니다.
특히, 복수의 게이트 커플 NMOS 트랜지스터를 연결하여 정전기 방전 보호 회로를 구성할 경우에는 게이트 절연막의 손상을 줄이면서 효율적으로 정전기 방전 효과를 얻을 수 있다. 그러나, 이 경우에는 정전기 방전 보호 회로의 위치에 따라 저항 값이 상이하게 되고, 그에 따라 게이트 바이어싱(Gate Biasing)이 위치에 따라 상이하게 되어 방전되는 전류의 균일성이 저하되는 문제가 있다.
본 발명은 위치에 따른 저항 값의 편차를 줄임으로써 위치에 따른 방전 전류의 균일성을 향상시킬 수 있는 정전기 방전 보호 회로를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예는 게이트 단자, 드레인 단자 및 소스 단자를 구비한 복수의 트랜지스터; 상기 복수의 트랜지스터의 드레인 단자들과 연결된 제1 연결 배선; 상기 복수의 트랜지스터의 소스 단자들과 연결된 제2 연결 배선; 상기 복수의 트랜지스터의 게이트 단자들과 연결된 제3 연결 배선; 상기 제3 연결 배선에 연결된 외부 저항; 및 상기 외부 저항에 연결된 접지 단자를 포함하여 이루어지고, 상기 외부 저항은 서로 병렬로 연결된 제1 저항 및 제2 저항을 포함하여 이루어진 정전기 방전 보호 회로를 제공한다.
본 발명의 일 실시예는 또한 기판 상에 구비된 게이트 단자를 포함하는 복수의 트랜지스터; 상기 기판 상에서 서로 병렬로 연결된 제1 저항과 제2 저항을 포함하여 외부 저항; 상기 외부 저항과 상기 게이트 단자를 연결하는 연결 배선; 상기 외부 저항과 연결된 접지 배선; 상기 게이트 단자의 하면에 구비된 제1 절연층; 상기 게이트 단자의 상면에 구비된 제2 절연층; 및 상기 접지 배선의 상면에 구비된 제3 절연층을 포함하고, 상기 연결 배선은 상기 게이트 단자와 연결되는 제1 연결부, 및 상기 제1 연결부와 상기 제1 저항을 연결하는 제2 연결부를 포함하는 정전기 방전 보호 회로를 제공한다.
본 발명의 일 실시예에 따르면, 복수의 트랜지스터의 게이트 단자들의 일단과 전기적으로 연결되도록 제1 저항을 형성함과 더불어 복수의 트랜지스터의 게이트 단자들의 타단과 전기적으로 연결되도록 제2 저항을 형성함으로써, 위치별 저항 편차가 줄어들게 되어 방전 전류의 균일성이 향상되는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전 보호 회로를 구성하는 단위소자를 보여주는 도면이다.
도 2는 본 발명의 일 실시예에 따른 정전기 방전 보호 회로를 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 따른 정전기 방전 보호 회로의 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 정전기 방전 보호 회로의 개략적인 단면 모습을 도시한 것이다.
도 5는 본 발명의 다른 실시예에 따른 정전기 방전 보호 회로의 평면도이다.
도 6은 본 발명의 다른 실시예에 따른 정전기 방전 보호 회로의 단면도로서, 이는 도 5의 I-II라인의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 본 명세서의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 정전기 방전 보호 회로를 구성하는 단위소자를 보여주는 도면이다.
도 1에서 알 수 있듯이, 입출력 패드(1)와 반도체 내부 회로(2) 사이에 본 발명의 일 실시예에 따른 정전기 방전 보호 회로(3)의 단위 소자가 구비되어 있다.
상기 입출력 패드(1)와 반도체 내부 회로(2)는 제1 연결 배선(10)을 통해서 연결되어 있고, 상기 제1 연결 배선(10)에 상기 정전기 방전 보호 회로(3)의 단위 소자가 연결되어 있다.
상기 정전기 방전 보호 회로(3)의 단위 소자는 트랜지스터(Tr), 커패시터(C), 및 외부 저항(R)을 포함하여 이루어진다.
상기 트랜지스터(Tr)는 게이트 단자(G)가 입출력 패드(1)와 커플링된 모스(Gate-Coupled MOS: GCMOS) 트랜지스터로 이루어지며, 특히, 게이트 단자(G)가 입출력 패드(1)와 커플링된 N모스(Gate-Coupled NMOS: GCNMOS) 트랜지스터로 이루어질 수 있다.
상기 트랜지스터(Tr)의 드레인 단자(D)는 상기 제1 연결 배선(10)을 통해서 입출력 패드(1)에 연결되어 있고, 상기 트랜지스터(Tr)의 소스 단자(S)는 제2 연결 배선(20)을 통해서 접지 단자(GND)에 연결되어 있고, 상기 트랜지스터(Tr)의 게이트 단자(G)는 상기 커패시터(C)와 상기 저항(R)이 직렬로 연결되는 노드(N)에 연결되어 있다.
상기 커패시터(C)는 상기 트랜지스터(Tr)의 게이트 단자(G)와 드레인 단자(D) 사이에 형성된다. 상기 커패시터(C)는 별도의 커패시터 소자로 이루어질 수도 있지만, 상기 게이트 단자(G)와 드레인 단자(D) 사이의 기생 커패시터로 이루어질 수 있다. 즉, 상기 게이트 단자(G)과 드레인 단자(D)가 절연막을 사이에 두고 서로 중첩됨으로써 그들 사이에 기생 커패시터를 형성하고 그와 같은 기생 커패시터를 정전기 방전 보호 회로(3)의 단위소자에 이용할 수 있다.
상기 외부 저항(R)은 상기 노드(N)에서 상기 커패시터(C) 및 상기 게이트 단자(G)와 연결되어 있고 또한 상기 제2 연결 배선(20)을 통해서 접지 단자(GND)에 연결되어 있다. 상기 외부 저항(R)은 폴리 실리콘 등의 반도체 물질을 포함하여 이루어질 수 있지만 반드시 그에 한정되는 것은 아니고 금속 등과 같이 다양한 재료를 포함하여 이루어질 수 있다.
이와 같은 정전기 방전 보호 회로(3)의 동작을 설명하면 다음과 같다.
상기 입출력 패드(1)로부터 정전기 방전 이벤트(ESD event)가 발생하면 정전기 방전 보호 회로(3)가 정전기 방전 전류를 접지 단자(GND)로 유도하여 상기 반도체 내부 회로(2)의 손상을 방지하게 된다. 구체적으로, 높은 주파수의 정전기 방전 펄스(ESC Pulse)가 상기 입출력 패드(1)에 인가되면, 정전기 방전 펄스에 의한 전류가 상기 커패시터(C)와 외부 저항(R)을 통해서 상기 접지 단자(GND)로 빠져나가게 되는데, 이때, 상기 외부 저항(R)을 지나는 전류에 의해 전압 강하가 발생하게 되고 그에 따라 게이트 전압이 상승하여 트랜지스터(Tr)가 턴온된다. 즉, 평상시에는 접지되어 있던 게이트 단자(G)의 게이트 전압이 상기 전압강하만큼 상승하게 되면, 트랜지스터(Tr)가 턴온되어 정전기에 의한 전류가 트랜지스터(Tr)의 채널을 통해 상기 접지 단자(GND)로 흐르게 되어 상기 반도체 내부 회로(2)의 손상을 방지하게 된다.
도 2는 본 발명의 일 실시예에 따른 정전기 방전 보호 회로를 보여주는 도면이다.
도 2에서 알 수 있듯이, 입출력 패드(1)와 반도체 내부 회로(2) 사이에 본 발명의 일 실시예에 따른 정전기 방전 보호 회로(3)가 구비되어 있다.
상기 입출력 패드(1)와 반도체 내부 회로(2)는 제1 연결 배선(10)을 통해서 연결되어 있고, 상기 제1 연결 배선(10)에 상기 정전기 방전 보호 회로(3)를 구성하는 트랜지스터(Tr)의 드레인 단자(D)가 연결되어 있다.
상기 정전기 방전 보호 회로(3)는 복수의 트랜지스터(Tr), 복수의 커패시터(C), 및 복수의 외부 저항(R1, R2)을 포함하여 이루어진다.
상기 복수의 트랜지스터(Tr) 각각은 게이트 단자(G)가 입출력 패드(1)와 커플링된 모스(Gate-Coupled MOS: GCMOS) 트랜지스터로 이루어지며, 이웃하는 두 개의 트랜지스터(Tr)는 소스 단자(S) 또는 드레인 단자(D)를 공유하도록 배열되어 있다. 예를 들어, 하나의 트랜지스터(Tr)의 소스 단자(S)는 그 우측에 인접하게 배치되는 다른 하나의 트랜지스터(Tr)의 소스 단자(S)로 기능하고, 상기 다른 하나의 트랜지스터(Tr)의 드레인 단자(D)는 그 우측에 인접하게 배치되는 또 다른 하나의 트랜지스터(Tr)의 드레인 단자(D)로 기능할 수 있다.
전술한 실시예와 마찬가지로, 상기 각각의 트랜지스터(Tr)의 드레인 단자(D)는 상기 제1 연결 배선(10)을 통해서 입출력 패드(1)에 연결되어 있고, 상기 각각의 트랜지스터(Tr)의 소스 단자(S)는 제2 연결 배선(20)을 통해서 접지 단자(GND)에 연결되어 있다. 또한, 상기 트랜지스터(Tr)의 게이트 단자(G)는 제3 연결 배선(30)을 통해서 상기 외부 저항(R1, R2)에 연결되어 있다.
상기 복수의 커패시터(C) 각각은 상기 복수의 트랜지스터(Tr)의 게이트 단자(G)와 드레인 단자(D) 사이에 형성된다. 상기 복수의 커패시터(C) 각각은 별도의 커패시터 소자로 이루어질 수도 있지만, 상기 게이트 단자(G)와 드레인 단자(D) 사이의 기생 커패시터로 이루어질 수 있다.
상기 외부 저항(R1, R2)은 제1 저항(R1) 및 제2 저항(R2)을 포함하여 이루어지며, 상기 제1 저항(R1) 및 제2 저항(R2)은 서로 병렬로 연결되어 있다. 상기 제1 저항(R1) 및 제2 저항(R2) 각각의 일단은 상기 제3 연결 배선(30)을 통해서 상기 게이트 단자(G)와 연결되어 있고, 상기 제1 저항(R1) 및 제2 저항(R2) 각각의 타단은 접지 단자(GND)에 연결되어 있다. 또한, 상기 제1 저항(R1) 및 제2 저항(R2)은 상기 제2 연결 배선(20)에 연결될 수도 있다. 상기 외부 저항(R1, R2)은 폴리 실리콘 등의 반도체 물질을 포함하여 이루어질 수 있지만 반드시 그에 한정되는 것은 아니고 금속 등과 같이 다양한 재료를 포함하여 이루어질 수 있다.
이와 같이 본 발명의 일 실시예에 따른 정전기 방전 보호 회로(3)는 복수의 트랜지스터(Tr), 복수의 커패시터(C), 및 복수의 저항(R1, R2)을 포함하여 이루어짐으로써, 정전기 방전 방지 효과를 보다 향상시킬 수 있다.
한편, 정전기 방전 보호 회로(3)가 복수의 트랜지스터(Tr)를 포함할 경우에는 정전기 방전 보호 회로(3)의 위치 별로 저항 값에 편차가 발생할 수 있는데, 본 발명의 일 실시예에 따르면 상기 병렬로 배치된 제1 저항(R1)과 제2 저항(R2)의 구성을 통해서 상기 위치 별 저항 편차를 줄일 수 있다. 이에 대해서는 도 3을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 정전기 방전 보호 회로의 개략적인 평면도이다.
도 3에서 알 수 있듯이, 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)를 포함하는 복수의 트랜지스터(Tr)가 복수의 열로 배열되어 있다. 구체적으로, 상기 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S) 각각은 일 방향, 예로서 상하 방향으로 연장된 직선 구조로 이루어질 수 있다. 특히, 서로 이웃하는 두 개의 트랜지스터(Tr)는 상기 드레인 단자(D) 또는 상기 소스 단자(S)를 공유하고 있으며, 그에 따라 복수의 트랜지스터(Tr)의 형성 영역을 줄일 수 있다.
상기 게이트 단자(G)는 내부 저항(Rg)을 가질 수 있으며, 상기 내부 저항(Rg)이 큰 폴리 실리콘과 같은 반도체 물질을 이용하여 상기 게이트 단자(G)를 구성할 수 있다. 상기 게이트 단자(G)와 상기 드레인 단자(D) 사이에는 기생 커패시터와 같은 커패시터(C)가 형성된다.
복수의 게이트 단자(G)들은 일 측, 예로서 상측의 제3 연결 배선(31)을 통해서 제1 저항(R1)에 연결되고, 타측, 예로서 하측의 제3 연결 배선(32)을 통해서 제2 저항(R2)에 연결된다. 구체적으로, 상기 복수의 게이트 단자(G)들의 상단은 콘택부(x)를 통해서 일 측의 제3 연결 배선(31)에 연결되고, 상기 일측의 제3 연결 배선(31)은 콘택부(x)를 통해서 제1 저항(R1)에 연결되고, 상기 제1 저항(R1)은 접지 단자(GND)에 연결된다. 또한, 상기 복수의 게이트 단자(G)들의 하단은 콘택부(x)를 통해서 타 측의 제3 연결 배선(32)에 연결되고, 상기 타 측의 제3 연결 배선(32)은 콘택부(x)를 통해서 제2 저항(R2)에 연결되고, 상기 제2 저항(R2)은 접지 단자(GND)에 연결된다. 본 명세서 전체에서 콘택부(x)는 절연층을 사이에 두고 이격된 상하의 두 개의 층이 상기 절연층을 관통하는 콘택홀을 통해서 직접 연결되거나 또는 상기 콘택홀에 충전된 비아를 통해서 연결되는 구성을 의미한다.
상기 일 측의 제3 연결 배선(31) 및 타 측의 제3 연결 배선(32)은 상기 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)의 연장 방향과 교차하는 방향, 예로서 좌우 방향으로 연장될 수 있다. 또한, 상기 제1 저항(R1)과 제2 저항(R2)은 상기 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)의 연장 방향과 동일한 방향, 예로서 상하 방향으로 연장될 수 있다. 상기 제1 저항(R1)은 복수의 트랜지스터(Tr)의 일측, 예로서 좌측 외곽에 구비되고, 상기 제2 저항(R2)은 복수의 트랜지스터(Tr)의 타측, 예로서 우측 외곽에 구비된다.
만약, 상기 제1 저항(R1)과 상기 제2 저항(R2) 중에서 어느 하나를 생략하게 될 경우에는 위치 별로 저항 값에 큰 차이가 발생한다. 예를 들어, 왼쪽 상단부의 A영역에서의 저항 값과 오른쪽 하단부의 B영역에서의 저항 값 사이에 큰 차이가 발생하는데, 특히, 복수의 트랜지스터(Tr)의 열의 개수가 증가하거나 트랜지스터(Tr)의 상단에서 하단까지의 거리가 증가할 경우에는 위치별 저항 편차가 더욱 증가하게 된다. 이와 같이, 위치별 저항 편차가 증가하게 되면 위치별로 게이트 바이어싱(Gate Biasing)이 달라지게 되어 방전되는 정전 전류의 균일성이 떨어지는 문제가 있다.
그러나, 본 발명의 일 실시예에 따르면, 상기 복수의 게이트 단자(G)들의 일단, 예로서 상단과 전기적으로 연결되도록 제1 저항(R1)을 형성함과 더불어 상기 복수의 게이트 단자(G)들의 타단, 예로서 하단과 전기적으로 연결되도록 제2 저항(R2)을 형성함으로써 상기 위치별 저항 편차가 줄어들게 되어 방전 전류의 균일성이 향상되는 효과가 있다.
도 4는 본 발명의 일 실시예에 따른 정전기 방전 보호 회로의 개략적인 단면 모습을 도시한 것이다.
도 4에서 알 수 있듯이, 반도체 기판(100)의 상단에 드레인 단자(D)와 소스 단자(S)가 교대로 배열되어 있고, 상기 드레인 단자(D)와 소스 단자(S) 사이에서 상기 반도체 기판(100)의 상면에 제1 절연막(210)이 형성되어 있고, 상기 제1 절연막(210) 상에 게이트 단자(G)가 형성되어 있다. 이때, 상기 게이트 단자(G)과 상기 드레인 단자(D)는 소정 영역 중첩될 수 있고 그에 따라 그들 사이에 기생 커패시터(C)가 형성될 수 있다.
도시된 바와 같이, 이웃하는 두 개의 트랜지스터(Tr)가 상기 소스 단자(S) 또는 상기 드레인 단자(D)를 공유하면서 복수의 트랜지스터(Tr)가 배열될 수 있다.
상기 복수의 트랜지스터(Tr)의 좌측 외곽부에서 상기 반도체 기판(100) 상에는 제1 저항(R1)이 구비되어 있고, 상기 복수의 트랜지스터(Tr)의 우측 외곽부에서 상기 반도체 기판(100) 상에는 제2 저항(R2)이 구비되어 있다.
상기 복수의 트랜지스터(Tr)의 드레인 단자(D)들은 입출력 패드(1)와 반도체 내부 회로(2) 사이의 제1 연결 배선(10)에 연결되어 있고, 복수의 트랜지스터(Tr)의 소스 단자(S)들은 제2 연결 배선(20)을 통해서 접지 단자(GND)에 연결되어 있고, 복수의 트랜지스터(Tr)의 게이트 단자(G)들은 제3 연결 배선(30)을 통해서 제1 저항(R1) 및 제2 저항(R2)에 연결된다. 참고로, 도 4에서 제1 연결 배선(10), 제2 연결 배선(20), 및 제3 연결 배선(30)은 구성 요소들 사이의 전기적 연결을 개념적으로 도시한 것이다.
도 5는 본 발명의 다른 실시예에 따른 정전기 방전 보호 회로의 평면도이다.
도 5에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 정전기 방전 보호 회로는 복수의 트랜지스터(Tr), 외부 저항(R1, R2), 제1 연결 배선(10), 제2 연결 배선(20), 제3 연결 배선(31, 32), 제4 연결 배선(41, 42), 및 접지 배선(50)을 포함하여 이루어진다.
상기 복수의 트랜지스터(Tr)는 복수의 열로 배열되어 있다. 상기 복수의 트랜지스터(Tr) 각각은 일 방향, 예로서 상하 방향으로 연장된 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)를 포함하여 이루어진다. 서로 이웃하는 두 개의 트랜지스터(Tr)는 상기 드레인 단자(D) 또는 상기 소스 단자(S)를 공유하고 있다.
복수의 게이트 단자(G)들의 일단부, 예로서 상단부는 일측, 예로서 상측의 제3 연결 배선(31)을 통해서 제1 저항(R1)에 연결된다.
상기 상측의 제3 연결 배선(31)은 상기 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)의 연장 방향과 상이한 방향, 예로서 좌우 방향으로 연장되어 있는 제1 연결부(31a)와 제2 연결부(31b)를 포함하여 이루어진다. 상기 제1 연결부(31a)는 복수의 콘택부(x)를 통해서 복수의 게이트 단자(G)들의 상단부와 각각 연결된다. 상기 제2 연결부(31b)는 상기 제1 연결부(31a)와 상기 제1 저항(R1) 사이를 연결시킨다. 따라서, 상기 제2 연결부(31b)의 일단은 콘택부(x)를 통해서 상기 제1 연결부(31a)와 연결되고 상기 제2 연결부(31b)의 타단은 콘택부(x)를 통해서 상기 제1 저항(R1)에 연결된다.
상기 제1 저항(R1)은 제1 전극(E1), 제2 전극(E2), 및 저항 성분(R)을 포함하여 이루어진다. 상기 제1 전극(E1)과 제2 전극(E2)은 금속물질로 이루어지고, 상기 저항 성분(R)은 폴리실리콘과 같은 저항이 큰 물질로 이루어질 수 있다.
상기 제1 전극(E1)은 상기 저항 성분(R)의 일단부에 연결되고, 상기 제2 전극(E2)은 상기 저항 성분(R)의 타단부에 연결된다. 상기 저항 성분(R)은 상기 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)의 연장방향과 동일한 상하 방향으로 연장되어 있다. 따라서, 상기 제1 전극(E1)은 상기 저항 성분(R)의 상단에 연결되고, 상기 제2 전극(E2)은 상기 저항 성분(R)의 하단에 연결된다. 상기 제1 저항(R1)은 복수 개의 제1 전극(E1), 복수 개의 제2 전극(E2), 및 복수 개의 저항 성분(R)을 포함하여 이루어짐으로써, 적절한 저항 값을 가지도록 설계될 수 있다.
상기 제1 저항(R1)의 제1 전극(E1)은 콘택부(x)를 통해서 상기 상측의 제3 연결 배선(31)의 제2 연결부(31b)에 연결되고, 상기 제1 저항(R1)의 제2 전극(E2)은 콘택부(x)를 통해서 일 측의 제4 연결 배선(41)에 연결된다.
상기 일 측의 제4 연결 배선(41)은 상기 제1 저항(R1)과 상기 접지 배선(50) 사이를 연결시킨다. 따라서, 상기 일 측의 제4 연결 배선(41)의 일단부는 콘택부(x)를 통해서 상기 제1 저항(R1)의 제2 전극(E2)에 연결되고, 상기 일 측의 제4 연결 배선(41)의 타단부는 콘택부(x)를 통해서 상기 접지 배선(50)에 연결된다.
한편, 상기 복수의 게이트 단자(G)들의 타단부, 예로서 하단부는 타측, 예로서 하측의 제3 연결 배선(32)을 통해서 제2 저항(R2)에 연결된다.
상기 하측의 제3 연결 배선(32)은 상기 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)의 연장 방향과 상이한 방향, 예로서 좌우 방향으로 연장되어 있는 제1 연결부(32a)와 제2 연결부(32b)를 포함하여 이루어진다. 상기 제1 연결부(32a)는 복수의 콘택부(x)를 통해서 복수의 게이트 단자(G)들의 하단부와 각각 연결된다. 상기 제2 연결부(32b)는 상기 제1 연결부(32a)와 상기 제2 저항(R2) 사이를 연결시킨다. 따라서, 상기 제2 연결부(32b)의 일단은 콘택부(x)를 통해서 상기 제1 연결부(32a)와 연결되고 상기 제2 연결부(32b)의 타단은 콘택부(x)를 통해서 상기 제2 저항(R2)에 연결된다.
상기 제2 저항(R2)은 전술한 제1 저항(R1)과 동일하게 제1 전극(E1), 제2 전극(E2), 및 저항 성분(R)을 포함하여 이루어지고, 상기 저항 성분(R)은 상기 게이트 단자(G), 드레인 단자(D) 및 소스 단자(S)의 연장방향과 동일한 상하 방향으로 연장되어 있다. 다만, 상기 제2 저항(R2)의 제1 전극(E1)은 상기 저항 성분(R)의 하단에 연결되고, 상기 제2 저항(R2)의 제2 전극(E2)은 상기 저항 성분(R)의 상단에 연결된다. 상기 제1 저항(R1)과 마찬가지로, 상기 제2 저항(R2)도 복수 개의 제1 전극(E1), 복수 개의 제2 전극(E2), 및 복수 개의 저항 성분(R)을 포함하여 이루어질 수 있다.
상기 제2 저항(R2)의 제1 전극(E1)은 콘택부(x)를 통해서 상기 하측의 제3 연결 배선(32)의 제2 연결부(32b)에 연결되고, 상기 제2 저항(R2)의 제2 전극(E2)은 콘택부(x)를 통해서 타 측의 제4 연결 배선(42)에 연결된다.
상기 타 측의 제4 연결 배선(42)은 상기 제2 저항(R2)과 상기 접지 배선(50) 사이를 연결시킨다. 따라서, 상기 타 측의 제4 연결 배선(42)의 일단부는 콘택부(x)를 통해서 상기 제2 저항(R2)의 제2 전극(E2)에 연결되고, 상기 타 측의 제4 연결 배선(42)의 타단부는 콘택부(x)를 통해서 상기 접지 배선(50)에 연결된다.
상기 제1 연결 배선(10)은 복수 개의 제1 연결부(10a) 및 상기 복수 개의 제1 연결부(10a) 사이를 연결하는 제2 연결부(10b)를 포함하여 이루어진다. 상기 복수 개의 제1 연결부(10a)는 상기 복수 개의 드레인 단자(D)와 동일한 방향으로 연장되면서 복수 개의 드레인 단자(D)와 중첩되도록 형성된다. 또한, 상기 복수 개의 제1 연결부(10a)는 콘택부(x)를 통해서 복수 개의 드레인 단자(D)와 일대일로 연결된다. 상기 제2 연결부(10b)는 복수 개의 제1 연결부(10a)의 상단부를 연결시킨다. 도시하지는 않았지만, 상기 제1 연결 배선(10)의 제2 연결부(10b)는 입출력 패드와 연결될 수 있다.
상기 제1 연결 배선(10)은 상기 일 측의 제3 연결 배선(31)의 제1 연결부(31a) 및 상기 접지 배선(50)과 교차하며, 따라서, 쇼트 방지를 위해서 일 측의 제3 연결 배선(31)의 제1 연결부(31a) 및 상기 접지 배선(50)과 상이한 층에 형성된다. 구체적으로, 상기 제1 연결 배선(10)은 상기 일 측의 제3 연결 배선(31)의 제1 연결부(31a) 및 상기 접지 배선(50) 보다 위쪽 층에 형성될 수 있다. 상기 제1 연결 배선(10)은 상기 일측의 제3 연결 배선(31)의 제2 연결부(31b)와 동일한 층에 형성될 수 있다. 상기 제1 연결 배선(10)을 구성하는 복수 개의 제1 연결부(10a) 및 제2 연결부(10b)는 동일한 도전물질을 이용하여 일체(one body)로 형성될 수 있다.
상기 제2 연결 배선(20)은 복수 개의 제1 연결부(20a) 및 상기 복수 개의 제1 연결부(20a) 사이를 연결하는 제2 연결부(20b)를 포함하여 이루어진다. 상기 복수 개의 제1 연결부(20a)는 상기 복수 개의 소스 단자(S)와 동일한 방향으로 연장되면서 복수 개의 소스 단자(S)와 중첩되도록 형성된다. 또한, 상기 복수 개의 제1 연결부(20a)는 콘택부(x)를 통해서 복수 개의 소스 단자(S)와 일대일로 연결된다. 상기 제2 연결부(20b)는 복수 개의 제1 연결부(20a)의 하단부를 연결시킨다.
상기 제2 연결 배선(20)은 타 측의 제3 연결 배선(32)의 제1 연결부(32a)와 교차하며, 따라서, 쇼트 방지를 위해서 상기 타 측의 제3 연결 배선(32)의 제1 연결부(32a)와 상이한 층에 형성된다. 구체적으로, 상기 제2 연결 배선(20)은 상기 타 측의 제3 연결 배선(32)의 제1 연결부(32a) 보다 위쪽 층에 형성될 수 있다. 상기 제2 연결 배선(20)은 상기 타 측의 제3 연결 배선(32)의 제2 연결부(32b)와 동일한 층에 형성될 수 있다. 상기 제2 연결 배선(20)을 구성하는 복수 개의 제1 연결부(20a) 및 제2 연결부(20b)는 동일한 도전물질을 이용하여 일체(one body)로 형성될 수 있다. 상기 제2 연결 배선(20)은 상기 제1 연결 배선(10)과 동일한 층에서 동일한 물질로 이루어질 수 있다.
또한, 상기 제2 연결 배선(20)은 콘택부(x)를 통해서 상기 접지 배선(50)에 연결되어 있다. 도면에는 제2 연결 배선(20)의 복수 개의 제1 연결부(20a)가 복수 개의 콘택부(x)를 통해서 상기 접지 배선(50)에 연결된 모습을 도시하였지만, 제2 연결 배선(20)의 제2 연결부(20b)가 복수 개의 콘택부(x)를 통해서 상기 접지 배선(50)에 연결될 수도 있다.
상기 제3 연결 배선(31, 32)은 전술한 바와 같이 일측의 제3 연결 배선(31) 및 타측의 제3 연결 배선(32)을 포함하여 이루어진다. 상기 일측의 제3 연결 배선(31)의 제1 연결부(31a)와 상기 타측의 제3 연결 배선(32)의 제1 연결부(32a)는 서로 동일한 물질로 동일한 층에 형성될 수 있다. 또한, 상기 일측의 제3 연결 배선(31)의 제2 연결부(31b)와 상기 타측의 제3 연결 배선(32)의 제2 연결부(32b)는 서로 동일한 물질로 동일한 층에 형성될 수 있다. 상기 일측의 제3 연결 배선(31)의 제2 연결부(31b)와 상기 타측의 제3 연결 배선(32)의 제2 연결부(32b)는 대각선으로 마주하고 있다.
상기 제4 연결 배선(41, 42)은 전술한 바와 같이 일측의 제4 연결 배선(41) 및 타측의 제4 연결 배선(42)을 포함하여 이루어진다. 상기 일측의 제4 연결 배선(41)과 상기 타측의 제4 연결 배선(42)은 서로 동일한 물질로 동일한 층에 형성될 수 있다. 상기 일측의 제4 연결 배선(41)과 상기 타측의 제4 연결 배선(42)은 대각선으로 마주하고 있다.
상기 제4 연결 배선(41, 42)은 상기 제1 연결 배선(10), 상기 제2 연결 배선(20), 및 상기 제3 연결 배선(31, 32)의 제2 연결부(31b, 32b)와 동일한 층에서 동일한 물질로 이루어질 수 있다.
상기 접지 배선(50)은 상기 복수 개의 박막 트랜지스터(Tr)의 외곽부에 형성되며, 특히, 상기 복수 개의 박막 트랜지스터(Tr)를 둘러싸도록 형성될 수 있다. 예를 들어, 상기 접지 배선(50)는 사각형 프레임 구조로 이루어질 수 있다. 또한, 상기 접지 배선(50)은 상기 제1 저항(R1), 상기 제2 저항(R2), 및 상기 제3 연결 배선(31, 32)의 외곽부에 형성될 수 있다.
상기 접지 배선(50)은 상기 제3 연결 배선(31, 32)의 제1 연결부(31a, 32a)와 동일한 층에서 동일한 물질로 이루어질 수 있다.
도 6은 본 발명의 다른 실시예에 따른 정전기 방전 보호 회로의 단면도로서, 이는 도 5의 I-II라인의 단면도이다.
도 6에서 알 수 있듯이, 기판(100) 상에 제1 절연층(210)이 형성되어 있고, 상기 제1 절연층(210) 상에 제1 저항(R1)의 저항 성분(R) 및 박막 트랜지스터의 게이트 단자(G)가 서로 이격되도록 형성되어 있다. 상기 저항 성분(R)과 상기 게이트 단자(G)는 서로 동일한 층에서 서로 동일한 물질로 이루어질 수 있으며, 예로서 폴리 실리콘과 같은 반도체 물질로 이루어질 수 있다.
상기 저항 성분(R)과 상기 게이트 단자(G) 상에는 제2 절연층(220)이 형성되어 있고, 상기 제2 절연층(220) 상에는 접지 배선(50), 제1 저항(R1)의 제1 전극(E1)과 제2 전극(E2), 및 일측의 제3 연결 배선(31)의 제1 연결부(31a)가 서로 이격되도록 형성되어 있다.
상기 접지 배선(50), 제1 저항(R1)의 제1 전극(E1)과 제2 전극(E2), 및 일측의 제3 연결 배선(31)의 제1 연결부(31a)는 서로 동일한 층에서 서로 동일한 도전물질로 이루어질 수 있다.
상기 제1 저항(R1)의 제1 전극(E1)과 제2 전극(E2)은 각각 상기 제2 절연층(220)에 구비된 콘택홀을 통해서 상기 저항 성분(R)의 일단과 타단에 연결될 수 있지만, 반드시 그에 한정되는 것은 아니고 콘택홀에 충진된 비아를 통해서 연결될 수도 있다. 상기 일측의 제3 연결 배선(31)의 제1 연결부(31a)는 상기 제2 절연층(220)에 구비된 콘택홀을 통해서 상기 게이트 단자(G)의 일단에 연결될 수 있지만, 반드시 그에 한정되는 것은 아니고 콘택홀에 충진된 비아를 통해서 연결될 수도 있다.
상기 접지 배선(50), 제1 저항(R1)의 제1 전극(E1)과 제2 전극(E2), 및 일측의 제3 연결 배선(31)의 제1 연결부(31a) 상에는 제3 절연층(230)이 형성되어 있고, 상기 제3 절연층(230) 상에는 일측의 제4 연결 배선(41), 일측의 제3 연결 배선(31)의 제2 연결부(31b), 및 제1 연결배선의 제1 연결부(10a)가 서로 이격되도록 형성되어 있다.
상기 일측의 제4 연결 배선(41), 일측의 제3 연결 배선(31)의 제2 연결부(31b), 및 제1 연결배선의 제1 연결부(10a)는 서로 동일한 층에서 서로 동일한 도전물질로 이루어질 수 있다.
상기 일측의 제4 연결 배선(41)의 일단은 제3 절연층(230) 내의 비아(via)를 통해서 접지 배선(50)에 연결되어 있고, 상기 일측의 제4 연결 배선(41)의 타단은 제3 절연층(230) 내의 비아(via)를 통해서 제1 저항(R1)의 제2 전극(E2)에 연결되어 있다. 다만, 상기 일측의 제4 연결 배선(41)이 제3 절연층(230)에 구비된 콘택홀을 통해서 접지 배선(50) 및 제1 저항(R1)의 제2 전극(E2)에 직접 연결될 수도 있다.
상기 일측의 제3 연결 배선(31)의 제2 연결부(31b)의 일단은 제3 절연층(230) 내의 비아(via)를 통해서 제1 저항(R1)의 제1 전극(E1)에 연결되어 있고, 상기 일측의 제3 연결 배선(31)의 제2 연결부(31b)의 타단은 제3 절연층(230) 내의 비아(via)를 통해서 상기 일측의 제3 연결 배선(31)의 제1 연결부(31a)에 연결되어 있다. 다만, 상기 일측의 제3 연결 배선(31)의 제2 연결부(31b)가 제3 절연층(230)에 구비된 콘택홀을 통해서 제1 저항(R1)의 제1 전극(E1) 및 상기 일측의 제3 연결 배선(31)의 제1 연결부(31a)에 직접 연결될 수도 있다.
이상의 도 6은 도 5에서 접지 배선(50), 일 측의 제4 연결 배선(41), 제1 저항(R1), 일측의 제3 연결 배선(31), 제1 연결 배선(10), 및 게이트 단자(G)를 가로지르는 라인의 단면을 도시한 것으로서, 도 5에서 접지 배선(50), 타 측의 제4 연결 배선(42), 제2 저항(R2), 타측의 제3 연결 배선(32), 제2 연결 배선(20), 및 게이트 단자(G)를 가로지르는 라인의 단면의 경우도 도 6과 동일한 구조가 될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
1: 입출력 패드 2: 반도체 내부 회로
3: 정전기 방전 보호 회로 10: 제1 연결 배선
20: 제2 연결 배선 30: 제3 연결 배선
31: 일측의 제3 연결 배선 32: 타측의 제3 연결 배선
41: 일측의 제4 연결 배선 42: 타측의 제4 연결 배선
50: 접지 배선 100: 반도체 기판
210, 220, 230: 제1, 제2, 제3 절연층

Claims (17)

  1. 게이트 단자, 드레인 단자 및 소스 단자를 구비한 복수의 트랜지스터;
    상기 복수의 트랜지스터의 드레인 단자들과 연결된 제1 연결 배선;
    상기 복수의 트랜지스터의 소스 단자들과 연결된 제2 연결 배선;
    상기 복수의 트랜지스터의 게이트 단자들과 연결된 제3 연결 배선;
    상기 제3 연결 배선에 연결된 외부 저항; 및
    상기 외부 저항에 연결된 접지 단자를 포함하여 이루어지고,
    상기 외부 저항은 서로 병렬로 연결된 제1 저항 및 제2 저항을 포함하여 이루어진 정전기 방전 보호 회로.
  2. 제1항에 있어서,
    상기 제1 저항은 상기 복수의 트랜지스터의 일측 외곽에 구비되고, 상기 제2 저항은 상기 복수의 트랜지스터의 타측 외곽에 구비되고,
    상기 제1 저항 및 상기 제2 저항은 상기 게이트 단자의 연장방향과 동일한 방향으로 연장되어 있는 정전기 방전 보호 회로.
  3. 제1항에 있어서,
    상기 제3 연결 배선은 상기 게이트 단자들의 일단과 연결된 일측의 제3 연결 배선 및 상기 게이트 단자들의 타단과 연결된 타측의 제3 연결 배선을 포함하고,
    상기 제1 저항은 상기 일측의 제3 연결 배선에 연결되고, 상기 제2 저항은 상기 타측의 제3 연결 배선에 연결된 정전기 방전 보호 회로.
  4. 제3항에 있어서,
    상기 일측의 제3 연결 배선은 상기 게이트 단자들의 일단과 연결된 제1 연결부, 및 상기 제1 연결부와 상기 제1 저항의 일단을 연결하는 제2 연결부를 포함하여 이루어지고,
    상기 타측의 제3 연결 배선은 상기 게이트 단자들의 타단과 연결된 제1 연결부, 및 상기 제1 연결부와 상기 제2 저항의 일단을 연결하는 제2 연결부를 포함하여 이루어진 정전기 방전 보호 회로.
  5. 제4항에 있어서,
    상기 일측의 제3 연결 배선의 제1 연결부는 상기 제1 연결 배선과 교차하고,
    상기 타측의 제3 연결 배선의 제1 연결부는 상기 제2 연결 배선과 교차하는 정전기 방전 보호 회로.
  6. 제4항에 있어서,
    상기 일측의 제3 연결 배선의 제2 연결부, 상기 타측의 제3 연결 배선의 제2 연결부, 상기 제1 연결 배선 및 상기 제2 연결 배선은 서로 동일한 층에서 동일한 도전 물질로 이루어진 정전기 방전 보호 회로.
  7. 제1항에 있어서,
    상기 복수의 트랜지스터의 외곽에 구비되는 접지 배선;
    상기 접지 배선과 상기 제1 저항을 연결하는 일측의 제4 연결 배선; 및
    상기 접지 배선과 상기 제2 저항을 연결하는 타측의 제4 연결 배선을 추가로 포함하여 이루어진 정전기 방전 보호 회로.
  8. 제7항에 있어서,
    상기 일측의 제4 연결 배선, 상기 타측의 제4 연결 배선, 상기 제1 연결 배선, 및 상기 제2 연결 배선은 서로 동일한 층에서 동일한 도전 물질로 이루어진 정전기 방전 보호 회로.
  9. 제1항에 있어서,
    상기 제1 저항 및 상기 제2 저항은 각각 저항 성분, 상기 저항 성분의 일단에 연결된 제1 전극, 및 상기 저항 성분의 타단에 연결된 제2 전극을 포함하여 이루어지고,
    상기 저항 성분은 상기 게이트 단자와 동일한 층에서 동일한 물질로 이루어진 정전기 방전 보호 회로.
  10. 제1항에 있어서,
    상기 제1 연결 배선은 상기 드레인 단자의 연장 방향과 동일한 방향으로 연장되면서 상기 드레인 단자와 연결되는 복수 개의 제1 연결부 및 상기 복수 개의 제1 연결부를 연결하는 제2 연결부를 포함하여 이루어진 정전기 방전 보호 회로.
  11. 제1항에 있어서,
    상기 복수의 트랜지스터는 상기 소스 단자 또는 상기 드레인 단자를 공유하는 서로 이웃하는 두 개의 트랜지스터를 포함하여 이루어진 정전기 방전 보호 회로.
  12. 기판 상에 구비된 게이트 단자를 포함하는 복수의 트랜지스터;
    상기 기판 상에서 서로 병렬로 연결된 제1 저항과 제2 저항을 포함하여 외부 저항;
    상기 외부 저항과 상기 게이트 단자를 연결하는 연결 배선;
    상기 외부 저항과 연결된 접지 배선;
    상기 게이트 단자의 하면에 구비된 제1 절연층;
    상기 게이트 단자의 상면에 구비된 제2 절연층; 및
    상기 접지 배선의 상면에 구비된 제3 절연층을 포함하고,
    상기 연결 배선은 상기 게이트 단자와 연결되는 제1 연결부, 및 상기 제1 연결부와 상기 제1 저항을 연결하는 제2 연결부를 포함하는 정전기 방전 보호 회로.
  13. 제12항에 있어서,
    상기 제1 연결부는 상기 제2 절연층의 상면에 구비되어 있고, 상기 제2 연결부는 상기 제3 절연층의 상면에 구비되어 있고,
    상기 제1 연결부와 상기 접지 배선은 서로 동일한 층에서 동일한 물질로 이루어진 정전기 방전 보호 회로.
  14. 제12항에 있어서,
    상기 제1 저항은 상기 게이트 단자와 동일한 층에 구비된 저항 성분, 상기 저항 성분의 일단과 연결되면서 상기 접지 배선과 동일한 층에 구비된 제1 전극, 및 상기 저항 성분의 타단과 연결되면서 상기 접지 배선과 동일한 층에 구비된 제2 전극을 포함하고,
    상기 제1 전극은 상기 제2 연결부와 연결되어 있는 정전기 방전 보호 회로.
  15. 제12항에 있어서,
    상기 제3 절연층 상에 구비되며, 상기 접지 배선과 상기 제1 저항을 연결하는 다른 연결 배선을 추가로 포함하는 정전기 방전 보호 회로.
  16. 제15항에 있어서,
    상기 제1 저항은 상기 게이트 단자와 동일한 층에 구비된 저항 성분, 상기 저항 성분의 일단과 연결되면서 상기 접지 배선과 동일한 층에 구비된 제1 전극, 및 상기 저항 성분의 타단과 연결되면서 상기 접지 배선과 동일한 층에 구비된 제2 전극을 포함하고,
    상기 제2 전극은 상기 다른 연결 배선과 연결되어 있는 정전기 방전 보호 회로.
  17. 제15항에 있어서,
    상기 제3 절연층 상에 구비되며, 상기 복수의 트랜지스터의 드레인 단자와 연결되는 또 다른 연결 배선을 추가로 포함하고,
    상기 다른 연결 배선과 상기 또 다른 연결 배선은 서로 동일한 층에서 동일한 물질로 이루어진 정전기 방전 보호 회로.
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