TWI458091B - 靜電放電防護裝置 - Google Patents

Description

靜電放電防護裝置

本發明係有關於一種防護裝置，特別是有關於一種應用於高操作電壓的靜電放電(Electrostatic Discharge；ESD)防護裝置。

靜電放電(Electrostatic Discharge)所造成之元件損害對積體電路產品來說已經成為最主要的可靠度問題之一。尤其是隨著尺寸不斷地縮小至深次微米之程度，金氧半導體之閘極氧化層也越來越薄，積體電路更容易因靜電放電現象而遭受破壞。為了避免靜電放電現象破壞積體電路，一般的解決方式係設置一靜電放電防護裝置於積體電路之中。

不同的靜電放電防護裝置，具有不同的持有電壓(holding voltage;Vh)以及觸發電壓(trigger voltage;Vt1)。一般而言，持有電壓(Vh)最好大於操作電壓(VDD)，以避免因突波干擾而發生閂鎖(latch up)現象。在低壓(low voltage)元件操作系統中，元件的持有電壓(Vh)通常會比操作電壓(VDD)高，故可使用一般的靜電放電防護裝置。

然而，在高壓(high voltage)元件的操作系統中，持有電壓(Vh)通常小於操作電壓(VDD)，因此，很有可能會發生閂鎖(latch up)現象。為了避免閂鎖現象，一般的做法係提高持有電壓。但是，在提高持有電壓的同時，靜電放電防護裝置的觸發電壓也會跟著提高，使得靜電放電的保護效能降低。

為了提升靜電放電的保護效能，習知的做法係利用一閘極接地N型半導體(gate-grounded NMOS；GGNMOS)或是矽控整流器(silicon controlled rectifier；SCR)作為靜電放電防護裝置。第1圖為習知GGNMOS之示意圖。第2圖為習知N型SCR之示意圖。

雖然傳統的GGNMOS或NSCR可提升靜電放電效能，但卻無法提高持有電壓或是降低觸發電壓。第3A圖為習知串接GGNMOS之示意圖。第3B圖為第3A圖之等效電路圖。由於GGNMOS係以串接(cascaded)方式連接，因此，可提高靜電放電防護裝置的持有電壓。

然而，在提升持有電壓的同時，靜電放電防護裝置的觸發電壓也將隨著提高。因此，在第3B圖中，藉由電阻R及電容C，便可降低靜電放電防護裝置的觸發電壓。儘管第3A圖的結構可提高持有電壓並降低觸發電壓，但第3A圖的結構在靜電放電測試中會有微漏電流(soft-leakage)的現象產生。

第3C圖為第3A圖所示的串接GGNMOS的電流與電壓曲線圖。曲線31代表串接GGNMOS的電壓與電流間的特性曲線。曲線32代表串接GGNMOS的電壓與漏電流間的特性曲線。

由曲線32可知，當串接GGNMOS發生驟回崩潰(Snapback Breakdown)後，串接GGNMOS的漏電流會突然大幅增加。

本發明提供一種靜電放電防護裝置，耦接於一第一電線線與第二電源線之間，並包括一P型井區、一第一N型摻雜區、一第一P型摻雜區、一第二P型摻雜區以及一第二N型摻雜區。第一N型摻雜區形成在P型井區之中。第一P型摻雜區形成在第一N型摻雜區之中。第二P型摻雜區具有一第一部分以及一第二部分。第二P型摻雜區的第一部分形成於第一N型摻雜區之中。第二P型摻雜區的第二部分形成於第一N型摻雜區之外側。第二N型摻雜區形成於第一部分之中。第一P型摻雜區、第一N型摻雜區、第二P型摻雜區以及第二N型摻雜區構成一絕緣閘雙載子電晶體(insulated gate bipolar transistor；IGBT)。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：

第4A圖為本發明之靜電放電防護裝置之一可能實施例。靜電放電防護裝置400係為一絕緣閘雙載子電晶體(insulated gate bipolar transistor；IGBT)，其係由P型摻雜區431、N型摻雜區421、P型摻雜區432以及N型摻雜區422所構成。

當一靜電放電事件發生在電源線451，並且電源線452的位準相對於接地位準時，靜電放電電流可經由P型摻雜區431、N型摻雜區421、P型摻雜區432以及N型摻雜區422，而釋放至地。

如圖所示，N型摻雜區421形成在P型井區410之中。在本實施例中，N型摻雜區421係為一井區(well)，並可承受高操作電壓。因此，N型摻雜區421可稱為一高壓井區(High Voltage N-type Well；HVNW)。

P型摻雜區431形成在N型摻雜區421之中。在本實施例中，P型摻雜區431係為一重摻雜區，並耦接電源線451。通常以P+表示P型重摻雜區。如圖所示，P型摻雜區431的左側邊緣接觸場氧化層441，，P型摻雜區431的右側邊緣接觸場氧化層443。

P型摻雜區432具有第一部分A1以及第二部分A2。第一部分A1形成於N型摻雜區421之中。第二部分A2形成於N型摻雜區421之外側。在本實施例中，P型摻雜區432亦可稱為P型本體(P-body)，其雜質濃度小於P型摻雜區431的雜質濃度。

N型摻雜區422形成於第一部分A1之中。在本實施例中，N型摻雜區422亦為一重摻雜區，其濃度高於N型摻雜區421。通常以N+表示N型重摻雜區。

在本實施例中，靜電放電防護裝置400更包括，N型摻雜區423以及P型摻雜區433，但並非用以限制本發明。由於P型摻雜區431的濃度高於N型摻雜區421，因此，將N型摻雜區423設置在P型摻雜區431與N型摻雜區421之間，作為一緩衝區。

在本實施例中，N型摻雜區423係為一汲極漂移區(N-type drain drift；NDD)，其雜質濃度高於N型摻雜區421。在其它實施例中，可利用一P型摻雜區，如P型汲極漂移區(PDD)，取代N型摻雜區423。

P型摻雜區433亦為一重摻雜區。在本實施例中，P型摻雜區433作為P型摻雜區432的電接觸點。P型摻雜區433與N型摻雜區422之間具有場氧化層(field oxide；FOX)442。N型摻雜區422及P型摻雜區433均形成於P型摻雜區432之中。

另外，如圖所示，P型摻雜區431耦接至電源線451，而P型摻雜區433及N型摻雜區422均耦接至電源線452。在正常操作(未發生靜電放電事件)，電源線451接收高操作電壓VDD，而電源線452接收低操作電壓VSS。在一可能實施例中，高操作電壓VDD可能為24V，而低操作電壓VSS可能為0V，但並非用以限制本發明。

在本實施例中，可藉由控制間隔S1及d1的長度，及調整間隔Lgd、Lox、P1的長度，來達到較高的持有電壓(Vh)和較低的觸發電壓(Vt1)。唯本實施例中，場氧化層441及443的邊緣分別接觸P型摻雜區431的左側邊緣及右側邊緣，因此，所得到的漏電流約1E-11A。可藉由控制間隔S1及d1的長度來調降漏電流約1~1.5個級數(7E-13A)。本發明並不限制間隔S1及d1的長度。在一可能實施例中，間隔S1的長度介於0.35um-100um之間，而間隔d1的長度介於1um-30um之間。

第4B圖為本發明之靜電放電防護裝置之另一可能實施例。第4B圖相似第4A圖，不同之處在於，第4B圖的場氧化層441’及443的邊緣並未接觸P型摻雜區431’的邊緣。在本實施例中，N型摻雜區423’的部分隔開場氧化層441’及443與P型摻雜區431’。

由於場氧化層441’及443的邊緣並未接觸P型摻雜區431’的邊緣，故場氧化層441’及443的邊緣與P型摻雜區431’的邊緣具有間隔d2。藉由調整間隔d2或/及d1’的長度，亦可降低漏電流約1~1.5級數(7E-13A)。

第5A圖為本發明之靜電放電防護裝置之另一可能實施例。第5A圖相似第4A圖，不同之處在於，第5A圖多了場氧化層545以及P型摻雜區534。

場氧化層545形成於N型摻雜區522與P型摻雜區534之間。如圖所示，場氧化層545的兩邊緣間的間隔為S2。藉由控制間隔S2的長度，亦可改善漏電流現象。

在本實施例中，P型摻雜區532亦具有第一部分A3及第二部分A4。第一部分A3形成於N型摻雜區521之中。第二部分A4形成於N型摻雜區521之外側。

另外，P型摻雜區534、N型摻雜區522及P型摻雜區533均形成於P型摻雜區532之中。藉由控制間隔Lch、Lgd、Lox的長度，便可改善漏電流現象。由於第5A圖已清楚標示間隔S2、P2、d3、Lch、Lgd、Lox，故不再贅述間隔S2、P2、d3、Lch、Lgd、Lox的定義方式。

第5B圖為本發明之靜電放電防護裝置之另一可能實施例。第5B圖相似第5A圖，不同之處在於，第5B圖的場氧化層541’及546的邊緣並未接觸P型摻雜區531’的邊緣。在此實施例中，N型摻雜區523’的部分隔開場氧化層541’、546與P型摻雜區531’。

由於場氧化層541’及546的邊緣並未接觸P型摻雜區531’的邊緣，故場氧化層541’及546的邊緣分別與P型摻雜區531’的邊緣具有間隔d4。藉由調整間隔d4或/及d3’的長度，便可降低或避免漏電流現象。

第6圖為本發明之靜電放電裝置之特性曲線。曲線61代表靜電放電裝置的電壓與電流間的特性曲線。曲線62代表靜電放電裝置的電壓與漏電流間的特性曲線。以第5A圖所例，假設，間隔S2為15μm、間隔Lch為0.75μm、間隔Lgd為40μm、間隔Lox為2μm、間隔d3為10μm、間隔P2為15μm。

如曲線61所示，靜電放電裝置500的持有電壓約為33V，其大於高操作電壓VDD(24V)。另外，靜電放電裝置500的觸發電壓約為38V。如曲線62所示，靜電放電裝置500的漏電流維持在一固定值。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

400、500‧‧‧靜電放電防護裝置

410‧‧‧P型井區

421-423、423’、521、522‧‧‧N型摻雜區

431-433、431’、532-534、531’‧‧‧P型摻雜區

441~444、441’、541、541’‧‧‧場氧化層

451、452‧‧‧電源線

VDD、VSS‧‧‧操作電壓

A1‧‧‧第一部分

A2‧‧‧第二部分

第1圖為習知GGNMOS之示意圖。

第2圖為習知N型SCR之示意圖。

第3A圖為習知串接GGNMOS之示意圖。

第3B圖為第3A圖之等效電路圖。

第3C圖為第3A圖的特性曲線。

第4A及4B圖為本發明之靜電放電防護裝置之可能實施例。

第5A及5B圖為本發明之靜電放電防護裝置之可能實施例。

第6圖為本發明之靜電放電防護裝置之特性曲線。

400．．．靜電放電防護裝置

410．．．P型井區

421、422、423．．．N型摻雜區

431、432、433．．．P型摻雜區

441~444．．．場氧化層

451、452．．．電源線

VDD、VSS．．．操作電壓

A1．．．第一部分

A2．．．第二部分

Claims (9)

1. 一種靜電放電防護裝置，耦接於一第一電線線與第二電源線之間，並包括：一P型井區；一第一N型摻雜區，形成在該P型井區之中；一第一P型摻雜區，形成在該第一N型摻雜區之中；一第二P型摻雜區，具有一第一部分以及一第二部分，該第一部分形成於該第一N型摻雜區之中，該第二部分形成於該第一N型摻雜區之外；以及一第二N型摻雜區，形成於該第一部分之中，該第一P型摻雜區、該第一N型摻雜區、該第二P型摻雜區以及該第二N型摻雜區構成一絕緣閘雙載子電晶體(insulated gate bipolar transistor；IGBT)。
2. 如申請專利範圍第1項所述之靜電放電防護裝置，更包括：一第一場氧化層，形成於該第二N型摻雜區與該第一P型摻雜區之間。
3. 如申請專利範圍第2項所述之靜電放電防護裝置，其中該第一場氧化層接觸該第一P型摻雜區的邊緣。
4. 如申請專利範圍第2項所述之靜電放電防護裝置，更包括：一第三N型摻雜區，形成於該第一N型摻雜區之中，該第三N型摻雜區的部分隔開該第一場氧化層與該第一P型摻雜區，該第一P型摻雜區形成於該第三N型摻雜區之中。
5. 如申請專利範圍第1項所述之靜電放電防護裝置，更包括：一第三P型摻雜區，形成於該第一部分之中；一第一場氧化層，形成於該第一及第三P型摻雜區之間；以及一第二場氧化層，形成於該第三P型摻雜區與該第二N型摻雜區之間。
6. 如申請專利範圍第5項所述之靜電放電防護裝置，其中該第一場氧化層接觸該第一P型摻雜區的邊緣。
7. 如申請專利範圍第5項所述之靜電放電防護裝置，更包括：一第三N型摻雜區，形成於該第一N型摻雜區之中，該第三N型摻雜區的部分隔開該第一場氧化層與該第一P型摻雜區，該第一P型摻雜區形成於該第三N型摻雜區之中。
8. 如申請專利範圍第5項所述之靜電放電防護裝置，更包括：一第四P型摻雜區，形成於該第二部分之中；以及一第三場氧化層，形成於該第四P型摻雜區與該第二N型摻雜區之間。
9. 如申請專利範圍第8項所述之靜電放電防護裝置，其中該第一P型摻雜區耦接該第一電源線，該第二N型摻雜區及該第四P型摻雜區耦接該第二電源線。