CN102237400B - 静电放电防护装置 - Google Patents

Abstract

本发明公开了一种静电放电防护装置，包括，一P型井区、一第一N型掺杂区、一第一P型掺杂区、一第二P型掺杂区以及一第二N型掺杂区。第一N型掺杂区形成在P型井区之中。第一P型掺杂区形成在第一N型掺杂区之中。第二P型掺杂区具有一第一部分以及一第二部分。第二P型掺杂区的第一部分形成于第一N型掺杂区之中。第二P型掺杂区的第二部分形成于第一N型掺杂区的外侧。第二N型掺杂区形成于第一部分之中。第一P型掺杂区、第一N型掺杂区、第二P型掺杂区以及第二N型掺杂区构成一绝缘栅双载子晶体管。通过本发明实施例的静电放电防护装置，可以降低或避免漏电流现象。

Description

静电放电防护装置

技术领域

本发明涉及一种防护装置，尤其涉及一种应用于高操作电压的静电放电(Electrostatic Discharge；ESD)防护装置。

背景技术

静电放电(Electrostatic Discharge)所造成的元件损害对集成电路产品来说已经成为最主要的可靠度问题之一。尤其是随着尺寸不断地缩小至深次微米的程度，金属氧化物半导体的栅极氧化层也越来越薄，集成电路更容易因静电放电现象而遭受破坏。为了避免静电放电现象破坏集成电路，一般的解决方式是设置一静电放电防护装置在集成电路之中。

不同的静电放电防护装置，具有不同的持有电压(holding voltage；Vh)以及触发电压(trigger voltage；Vt1)。一般而言，持有电压(Vh)最好大于操作电压(VDD)，以避免因突波干扰而发生闩锁(latch up)现象。在低压(low voltage)元件操作系统中，元件的持有电压(Vh)通常会比操作电压(VDD)高，故可使用一般的静电放电防护装置。

然而，在高压(high voltage)元件的操作系统中，持有电压(Vh)通常小于操作电压(VDD)，因此，很有可能会发生闩锁(latch up)现象。为了避免闩锁现象，一般的做法是提高持有电压。但是，在提高持有电压的同时，静电放电防护装置的触发电压也会跟着提高，使得静电放电的保护效能降低。

为了提升静电放电的保护效能，现有的做法是利用一栅极接地N型半导体(gate-grounded NMOS；GGNMOS)或是硅控整流器(silicon controlledrectifier；SCR)作为静电放电防护装置。图1为现有GGNMOS的示意图。图2为现有N型SCR的示意图。

虽然传统的GGNMOS或NSCR可提升静电放电效能，但却无法提高持有电压或是降低触发电压。图3A为现有串接GGNMOS的示意图。图3B为图3A的等效电路图。由于GGNMOS是以串接(cascaded)方式连接，因此，可提高静电放电防护装置的持有电压。

然而，在提升持有电压的同时，静电放电防护装置的触发电压也将随着提高。因此，在图3B中，通过电阻R及电容C，便可降低静电放电防护装置的触发电压。尽管图3A的结构可提高持有电压并降低触发电压，但图3A的结构在静电放电测试中会有微漏电流(soft-leakage)的现象产生。

图3C为图3A所示的串接GGNMOS的电流与电压曲线图。曲线31代表串接GGNMOS的电压与电流间的特性曲线。曲线32代表串接GGNMOS的电压与漏电流间的特性曲线。

由曲线32可知，当串接GGNMOS发生骤回击穿(Snapback Breakdown)后，串接GGNMOS的漏电流会突然大幅增加。

发明内容

本发明提供一种静电放电防护装置，耦接于一第一电源线与第二电源线之间，并包括一P型井区、一第一N型掺杂区、一第一P型掺杂区、一第二P型掺杂区以及一第二N型掺杂区。第一N型掺杂区形成在P型井区之中。第一P型掺杂区形成在第一N型掺杂区之中。第二P型掺杂区具有一第一部分以及一第二部分。第二P型掺杂区的第一部分形成于第一N型掺杂区之中。第二P型掺杂区的第二部分形成于第一N型掺杂区的外侧。第二N型掺杂区形成于第一部分之中。第一P型掺杂区、第一N型掺杂区、第二P型掺杂区以及第二N型掺杂区构成一绝缘栅双载子晶体管(insulated gate bipolartransistor；IGBT)。

通过本发明实施例的静电放电防护装置，可以降低或避免漏电流现象。

附图说明

图1为现有GGNMOS的示意图；

图2为现有N型SCR的示意图；

图3A为现有串接GGNMOS的示意图；

图3B为图3A的等效电路图；

图3C为图3A的特性曲线；

图4A及图4B为本发明的静电放电防护装置的可能实施例；

图5A及图5B为本发明的静电放电防护装置的可能实施例；

图6为本发明的静电放电防护装置的特性曲线。

附图标号：

400、500：静电放电防护装置；

410：P型井区

421-423、423’、521、522：N型掺杂区；

431-433、431’、532-534、531’：P型掺杂区；

441～444、441’、541、541’：场氧化层；

451、452：电源线；

VDD、VSS：操作电压

A1：第一部分；

A2：第二部分。

具体实施方式

为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下：

图4A为本发明的静电放电防护装置的一可能实施例。静电放电防护装置400为一绝缘栅双载子晶体管(insulated gate bipolar transistor；IGBT)，其是由P型掺杂区431、N型掺杂区421、P型掺杂区432以及N型掺杂区422所构成。

当一静电放电事件发生在电源线451，并且电源线452的位准相对于接地位准时，静电放电电流可经由P型掺杂区431、N型掺杂区421、P型掺杂区432以及N型掺杂区422，而释放至地。

如图所示，N型掺杂区421形成在P型井区410之中。在本实施例中，N型掺杂区421为一井区(well)，并可承受高操作电压。因此，N型掺杂区421可称为一高压井区(High Voltage N-type Well；HVNW)。

P型掺杂区431形成在N型掺杂区421之中。在本实施例中，P型掺杂区431为一重掺杂区，并耦接电源线451。通常以P+表示P型重掺杂区。如图所示，P型掺杂区431的左侧边缘接触场氧化层441，P型掺杂区431的右侧边缘接触场氧化层443。

P型掺杂区432具有第一部分A1以及第二部分A2。第一部分A1形成在N型掺杂区421之中。第二部分A2形成在N型掺杂区421的外侧。在本实施例中，P型掺杂区432亦可称为P型本体(P-body)，其杂质浓度小于P型掺杂区431的杂质浓度。

N型掺杂区422形成于第一部分A1之中。在本实施例中，N型掺杂区422亦为一重掺杂区，其浓度高于N型掺杂区421。通常以N+表示N型重掺杂区。

在本实施例中，静电放电防护装置400更包括，N型掺杂区423以及P型掺杂区433，但并非用以限制本发明。由于P型掺杂区431的浓度高于N型掺杂区421，因此，将N型掺杂区423设置在P型掺杂区431与N型掺杂区421之间，作为一缓冲区。

在本实施例中，N型掺杂区423为一漏极漂移区(N-type drain drift；NDD)，其杂质浓度高于N型掺杂区421。在其它实施例中，可利用一P型掺杂区，如P型漏极漂移区(PDD)，取代N型掺杂区423。

P型掺杂区433亦为一重掺杂区。在本实施例中，P型掺杂区433作为P型掺杂区432的电接触点。P型掺杂区433与N型掺杂区422之间具有场氧化层(field oxide；FOX)442。N型掺杂区422及P型掺杂区433均形成在P型掺杂区432之中。

另外，如图所示，P型掺杂区431耦接至电源线451，而P型掺杂区433及N型掺杂区422均耦接至电源线452。在正常操作(未发生静电放电事件)，电源线451接收高操作电压VDD，而电源线452接收低操作电压VSS。在一可能实施例中，高操作电压VDD可能为24V，而低操作电压VSS可能为0V，但并非用以限制本发明。

在本实施例中，可通过控制间隔S1及d1的长度，及调整间隔Lgd、Lox、P1的长度，来达到较高的持有电压(Vh)和较低的触发电压(Vt1)。唯本实施例中，场氧化层441及443的边缘分别接触P型掺杂区431的左侧边缘及右侧边缘，因此，所得到的漏电流约1E-11A。可通过控制间隔S1及d1的长度来调降漏电流约1～1.5个级数(7E-13A)。本发明并不限制间隔S1及d1的长度。在一可能实施例中，间隔S1的长度介于0.35um-100um之间，而间隔d1的长度介于1um-30um之间。

图4B为本发明的静电放电防护装置的另一可能实施例。图4B相似图4A，不同之处在于，图4B的场氧化层441’及443的边缘并未接触P型掺杂区431’的边缘。在本实施例中，N型掺杂区423’的部分隔开场氧化层441’及443与P型掺杂区431’。

由于场氧化层441’及443的边缘并未接触P型掺杂区431’的边缘，故场氧化层441’及443的边缘与P型掺杂区431’的边缘具有间隔d2。通过调整间隔d2或/及d1’的长度，亦可降低漏电流约1～1.5级数(7E-13A)。

图5A为本发明的静电放电防护装置的另一可能实施例。图5A相似图4A，不同之处在于，图5A多了场氧化层545以及P型掺杂区534。

场氧化层545形成于N型掺杂区522与P型掺杂区534之间。如图所示，场氧化层545的两边缘间的间隔为S2。通过控制间隔S2的长度，亦可改善漏电流现象。

在本实施例中，P型掺杂区532亦具有第一部分A3及第二部分A4。第一部分A3形成于N型掺杂区521之中。第二部分A4形成于N型掺杂区521的外侧。

另外，P型掺杂区534、N型掺杂区522及P型掺杂区533均形成于P型掺杂区532之中。通过控制间隔Lch、Lgd、Lox的长度，便可改善漏电流现象。由于图5A已清楚标示间隔S2、P2、d3、Lch、Lgd、Lox，故不再赘述间隔S2、P2、d3、Lch、Lgd、Lox的定义方式。

图5B为本发明的静电放电防护装置的另一可能实施例。图5B相似图5A，不同之处在于，图5B的场氧化层541’及546的边缘并未接触P型掺杂区531’的边缘。在此实施例中，N型掺杂区523’的部分隔开场氧化层541’、546与P型掺杂区531’。

由于场氧化层541’及546的边缘并未接触P型掺杂区531’的边缘，故场氧化层541’及546的边缘分别与P型掺杂区531’的边缘具有间隔d4。通过调整间隔d4或/及d3’的长度，便可降低或避免漏电流现象。

图6为本发明的静电放电装置的特性曲线。曲线61代表静电放电装置的电压与电流间的特性曲线。曲线62代表静电放电装置的电压与漏电流间的特性曲线。以图5A所例，假设，间隔S2为15μm、间隔Lch为0.75μm、间隔Lgd为40μm、间隔Lox为2μm、间隔d3为10μm、间隔P2为15μm。

如曲线61所示，静电放电装置500的持有电压约为33V，其大于高操作电压VDD(24V)。另外，静电放电装置500的触发电压约为38V。如曲线62所示，静电放电装置500的漏电流维持在一固定值。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。

Claims (9)

1.一种静电放电防护装置，其特征在于，包括：

一P型井区；

一第一N型掺杂区，形成在所述P型井区之中；

一第一P型掺杂区，形成在所述第一N型掺杂区之中，并耦接一第一电源线；

一第二P型掺杂区，具有一第一部分以及一第二部分，所述第一部分形成于所述第一N型掺杂区之中，所述第二部分形成于所述第一N型掺杂区的外侧；以及

一第二N型掺杂区，形成于所述第一部分之中，并耦接一第二电源线，所述第一P型掺杂区、所述第一N型掺杂区、所述第二P型掺杂区以及所述第二N型掺杂区构成一绝缘栅双载子晶体管。

2.如权利要求1所述的静电放电防护装置，其特征在于，所述的静电放电防护装置更包括：

一第一场氧化层，形成于所述第二N型掺杂区与所述第一P型掺杂区之间。

3.如权利要求2所述的静电放电防护装置，其特征在于，所述第一场氧化层接触所述第一P型掺杂区的边缘。

4.如权利要求2所述的静电放电防护装置，其特征在于，所述静电放电防护装置更包括：

一第三N型掺杂区，形成于所述第一N型掺杂区之中，所述第三N型掺杂区的部分隔开所述第一场氧化层与所述第一P型掺杂区，所述第一P型掺杂区形成于所述第三N型掺杂区之中。

5.如权利要求1所述的静电放电防护装置，其特征在于，所述静电放电防护装置更包括：

一第三P型掺杂区，形成于所述第一部分之中；

一第一场氧化层，形成于所述第一及第三P型掺杂区之间；以及

一第二场氧化层，形成于所述第三P型掺杂区与所述第二N型掺杂区之间。

6.如权利要求5所述的静电放电防护装置，其特征在于，所述第一场氧化层接触所述第一P型掺杂区的边缘。

7.如权利要求5所述的静电放电防护装置，其特征在于，所述静电放电防护装置更包括：

一第三N型掺杂区，形成于所述第一N型掺杂区之中，所述第三N型掺杂区的部分隔开所述第一场氧化层与所述第一P型掺杂区，所述第一P型掺杂区形成于所述第三N型掺杂区之中。

8.如权利要求5所述的静电放电防护装置，其特征在于，所述静电放电防护装置更包括：

一第四P型掺杂区，形成于所述第二部分之中；以及

一第三场氧化层，形成于所述第四P型掺杂区与所述第二N型掺杂区之间。

9.如权利要求8所述的静电放电防护装置，其特征在于，所述第一P型掺杂区耦接所述第一电源线，所述第二N型掺杂区及所述第四P型掺杂区耦接所述第二电源线。

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