JP2016046419A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の小型化が図られる半導体装置を提供する。
【解決手段】Ｐ型の半導体基板ＳＵＢにＮ型埋め込み領域ＮＢＲおよびＰ型埋め込み領域ＰＢＲを介在させてＰ型エピタキシャル成長層ＰＥＬが形成されている。Ｐ型エピタキシャル成長層ＰＥＬには、カソード領域ＫＲ、アノード領域ＡＲおよびＮ型シンカー領域ＮＳＲが形成されている。アノード領域ＡＲとＮ型シンカー領域ＮＳＲとを電気的に分離する分離領域ＳＴＲの表面には、抵抗素子ＲＥが形成されている。抵抗素子ＲＥの一端部が、アノード領域ＡＲおよびＮ型シンカー領域ＮＳＲのそれぞれに電気的に接続され、他端部が接地電位に電気的に接続されている。
【選択図】図４

Description

本発明は半導体装置に関し、特に、保護素子としてダイオードを備えた半導体装置に好適に利用できるものである。

半導体装置では、サージまたは静電気等によって特定の素子が破壊されてしまうのを阻止するために、保護素子が形成される。そのような保護素子の一つとして、ＦＩＤ（Full Isolation Diode）と称されているダイオードがある。この種の半導体装置を開示した特許文献として、特許文献１および特許文献２がある。

この半導体装置では、Ｐ型の半導体基板にＮ型埋め込み領域およびＰ型埋め込み領域を介在させてＰ型エピタキシャル成長層が形成されている。そのＰ型エピタキシャル成長層に、互いに間隔を隔ててカソード領域（Ｎ型）とアノード領域（Ｐ型）が形成されている。また、Ｐ型エピタキシャル成長層を貫通してＮ型埋め込み領域に達するＮ型シンカー領域が形成されている。

このダイオードを備えた半導体装置では、Ｎ型埋め込み領域にＮ型シンカー領域が電気的に接続され、そのＮ型シンカー領域が、ダイオードのアノード領域に電気的に接続（短絡）されていることで、カソード領域から半導体基板へのリーク電流が抑制される効果も有している。

ところが、半導体装置にサージ等が入ってきた場合には、半導体基板とカソード領域との双方にサージによる電流が流れ込むことがある。このとき、寄生ＰＮＰトランジスタの動作によって、半導体基板からアノード領域へ電流が流れ込むとともに、アノード領域へ流れ込んだ電流が、寄生ＮＰＮトランジスタのベース電流となって、寄生ＮＰＮトランジスタの動作が加速される。その結果、カソード領域からＮ型埋め込み領域を経てＮ型シンカー領域へ大電流が流れて、最終的にダイオードが破壊されることがある。

このようなダイオードの破壊を阻止するために、半導体装置では、アノード領域に抵抗素子を電気的に接続させて、寄生ＰＮＰトランジスタおよび寄生ＮＰＮトランジスタの動作を抑制する対策が講じられていた。

特開平１０−７４９５８号公報 特開平１１−１２１７６８号公報

しかしながら、従来の半導体装置では、次のような問題点があった。ダイオードの破壊を抑制するための抵抗素子は、ダイオード等を覆う絶縁膜上に形成される配線を介して、ダイオードが形成されている領域とは別の領域に形成されている。このため、抵抗素子を配置するための領域が余分に必要になり、半導体装置の小型化を阻止する要因の一つとされていた。

その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。

一実施の形態に係る半導体装置は、第１導電型の半導体基板と、第１導電型のエピタキシャル成長層と、第２導電型の第１埋め込み領域と、第１導電型の第２埋め込み領域と、第２導電型の第１不純物領域と、第１導電型の第２不純物領域と、第２導電型の第３不純物領域と、その第２不純物領域と第３不純物領域とを電気的に分離し、エピタキシャル成長層の部分に形成された分離領域とを備えている。第３不純物領域は、抵抗素子を介して接地電位に電気的に接続されている。抵抗素子は分離領域に形成されている。

他の実施の形態に係る半導体装置は、第１導電型の半導体基板と、第１導電型のエピタキシャル成長層と、第２導電型の第１埋め込み領域と、第１導電型の第２埋め込み領域と、第２導電型の第１不純物領域と、第１不純物領域を取り囲むように形成された第１導電型の第２不純物領域と、第２不純物領域を取り囲むように、エピタキシャル成長層の表面から第１埋め込み領域にわたり形成された第２導電型の第３不純物領域と、第２不純物領域と第３不純物領域とを電気的に分離し、エピタキシャル成長層の部分に沿って形成された分離領域とを備えている。第３不純物領域は、抵抗素子を介して接地電位に電気的に接続されている。抵抗素子は分離領域に形成されている。

一実施の形態に係る半導体装置によれば、半導体装置の小型化に寄与することができる。

他の実施の形態に係る半導体装置によれば、半導体装置の小型化に寄与することができる。

各実施の形態に係る半導体装置の平面レイアウトを示す平面図である。 実施の形態１に係る半導体装置における被保護素子形成領域および保護素子形成領域を示す断面図である。 同実施の形態において、保護素子形成領域の平面構造を示す平面図である。 同実施の形態において、図３に示す断面線ＩＶ−ＩＶにおける断面図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。 第１比較例に係る半導体装置の断面図である。 第１比較例に係る半導体装置の問題点を説明するための図である。 第２比較例に係る半導体装置の断面図である。 第２比較例に係る半導体装置の平面レイアウトを示す平面図である。 同実施の形態において、抵抗値とダイオードの耐圧との関係を評価するための方法と、その結果を示す図である。 同実施の形態において、抵抗素子のディメンジョンを説明するための平面図である。 実施の形態２に係る半導体装置における保護素子形成領域の平面構造を示す平面図である。 同実施の形態において、図２３に示す断面線ＸＸＩＶ−ＸＸＩＶにおける断面図である。 実施の形態３に係る半導体装置における保護素子形成領域の平面構造を示す平面図である。 同実施の形態において、図２５に示す断面線ＸＸＶＩ−ＸＸＶＩにおける断面図である。 各実施の形態において、変形例に係る抵抗素子の平面パターンを示す平面図である。

近年、電子機器の多機能化に対応するために、バイポーラ素子、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）素子、ＤＭＯＳ（Double-Diffused MOS）素子等を一つのチップに搭載させた半導体装置がある。そのような半導体装置の平面構造（レイアウト）の一例を図１に示す。

図１に示すように、半導体チップＳＤ（半導体装置）では、ほぼ中央の大部分の領域を占めるように、電源回路ＰＣ、ドライバー回路ＤＣ、ロジック回路ＬＣおよびＢＧ回路ＢＧ等が配置されている。半導体チップＳＤの周辺には、高耐圧素子の一つとして、たとえば、ドライバとしての高耐圧Ｎチャネル型ＭＯＳトランジスタＨＶＮが配置されている。

その高耐圧Ｎチャネル型ＭＯＳトランジスタＨＶＮをサージまたは静電気等から保護するための保護素子として、ダイオードＦＩＤが形成されている。ダイオードＦＩＤは、高耐圧Ｎチャネル型ＭＯＳトランジスタＨＶＮが形成された被保護素子形成領域ＰＰＥに隣接するように配置された保護素子形成領域ＰＡＥに形成されている。

以下、各実施の形態において、高耐圧Ｎチャネル型ＭＯＳトランジスタＨＶＮ等の被保護素子を保護するダイオードＦＩＤが形成された保護素子形成領域ＰＡＥ等の構造について、具体的に説明する。

実施の形態１
ここでは、高耐圧素子等の被保護素子を保護するダイオードを備えた半導体装置の第１例について説明する。

図２に示すように、半導体基板ＳＵＢに、互いに隣り合うように、被保護素子形成領域ＰＰＥと保護素子形成領域ＰＡＥとが規定されている。被保護素子形成領域ＰＰＥには、被保護素子の一例としての、ゲート電極ＧＥ、ドレイン領域ＤＲおよびソース領域ＳＲを含む高耐圧Ｎチャネル型ＭＯＳトランジスタＨＶＮが形成されている。保護素子形成領域ＰＡＥには、保護素子としてのダイオードＦＩＤが形成されている。

半導体装置では、サージ等に伴って、半導体基板ＳＵＢ側から入ってくる電流と、カソード領域ＫＲ側から入ってくる電流とによって、ダイオードＦＩＤが破壊されるのを抑制するために、Ｎ型シンカー領域ＮＳＲと接地電位との間に抵抗素子ＲＥが接続されている。その抵抗素子ＲＥは、Ｎ型シンカー領域ＮＳＲとアノード領域ＡＲとを電気的に分離する分離領域ＳＴＲに配置されている。

次に、半導体装置における、ダイオードＦＩＤが形成された保護素子形成領域ＰＡＥの構造について詳しく説明する。

図３および図４に示すように、Ｐ型の半導体基板ＳＵＢにＮ型埋め込み領域ＮＢＲ（第１埋め込み領域）およびＰ型埋め込み領域ＰＢＲ（第２埋め込み領域）を介在させてＰ型エピタキシャル成長層ＰＥＬが形成されている。Ｐ型埋め込み領域の不純物濃度は、Ｐ型エピタキシャル成長層ＰＥＬの不純物濃度よりも高く設定されている。

Ｐ型エピタキシャル成長層ＰＥＬの表面から所定の深さにわたり、カソード領域ＫＲ（第１不純物領域）が形成されている。カソード領域ＫＲは一方向に延在するように形成されている。カソード領域ＫＲの表面には、不純物濃度が比較的高いＮ型高濃度領域ＨＮＲが形成されている。カソード領域ＫＲと距離を隔てて、Ｐ型エピタキシャル成長層ＰＥＬの表面から所定の深さにわたり、アノード領域ＡＲ（第２不純物領域）が形成されている。アノード領域ＡＲは、カソード領域ＫＲを取り囲むように配置されている。アノード領域ＡＲの表面には、不純物濃度が比較的高いＰ型高濃度領域ＨＰＲが形成されている。

また、Ｐ型エピタキシャル成長層ＰＥＬを貫通してＮ型埋め込み領域ＮＢＲに達するＮ型シンカー領域ＮＳＲ（第３不純物領域）が形成されている。Ｎ型シンカー領域ＮＳＲは、アノード領域ＡＲを取り囲むように配置されている。Ｎ型シンカー領域ＮＳＲの表面には、不純物濃度が比較的高いＮ型高濃度領域ＨＮＲが形成されている。

カソード領域ＫＲとアノード領域ＡＲとの間には、カソード領域ＫＲとアノード領域ＡＲとを電気的に分離する分離領域ＳＴＲが形成されている。また、アノード領域ＡＲとＮ型シンカー領域ＮＳＲとの間には、アノード領域ＡＲとＮ型シンカー領域ＮＳＲとを電気的に分離する分離領域ＳＴＲが形成されている。分離領域ＳＴＲは、Ｐ型エピタキシャル成長層ＰＥＬの表面に形成された比較的浅いトレンチＳＴＣに分離絶縁膜ＳＩＦを充填することによって形成されている。

アノード領域ＡＲとＮ型シンカー領域ＮＳＲとを電気的に分離する分離領域ＳＴＲの表面には、抵抗素子ＲＥが形成されている。抵抗素子ＲＥは、幅Ｗをもって、一方向（Ｘ方向）に延在するように形成されている。抵抗素子ＲＥの一端部はアノード領域ＡＲの側に配置され、他端部はＮ型シンカー領域ＮＳＲの側に配置されている。

カソード領域ＫＲおよびアノード領域ＡＲを含むダイオードＦＩＤが形成された領域を取り囲むように、分離領域ＤＴＲが形成されている。分離領域ＤＴＲは、Ｐ型エピタキシャル成長層ＰＥＬの表面からＮ型埋め込み領域ＮＢＲを貫通してｐ型の半導体基板ＳＵＢの領域に達する比較的深いトレンチＤＴＣに、分離絶縁膜ＤＩＦを充填することによって形成されている。

ダイオードＦＩＤおよび抵抗素子ＲＥ等を覆うように、絶縁膜ＩＦが形成されている。絶縁膜ＩＦの表面には、カソード配線ＫＷ、アノード配線ＡＷ、中継配線ＭＷおよびシンカー配線ＳＷがそれぞれ形成されている。カソード配線ＫＷは、プラグＰＧを介してカソード領域ＫＲ（Ｎ型高濃度領域ＨＮＲ）に電気的に接続されている。アノード配線ＡＷは、プラグＰＧを介してアノード領域ＡＲ（Ｐ型高濃度領域ＨＰＲ）と抵抗素子ＲＥの一端部とにそれぞれ電気的に接続されている。

中継配線ＭＷは、プラグＰＧを介して抵抗素子ＲＥの他端部に電気的に接続されている。シンカー配線ＳＷは、プラグＰＧを介してＮ型シンカー領域ＮＳＲに電気的に接続されている。中継配線ＭＷは、中間配線ＭＷ等よりもさらに上層に形成された上層配線ＵＷ１を介して接地電位に電気的に接続されている。アノード配線ＡＷとシンカー配線ＳＷとが、上層配線ＵＷ２を介して電気的に接続されている。

次に、保護素子形成領域ＰＡＥの平面構造（パターン）について、もう少し詳しく説明する。図３に示すように、カソード領域ＫＲは、Ｙ方向に延在するように形成されている。アノード領域ＡＲには、カソード領域ＫＲを挟み込むようにＸ方向に距離を隔てて互いに対向し、それぞれＹ方向に延在する２つの領域ＡＲＲ、ＡＲＬがある。Ｎ型シンカー領域ＮＳＲには、Ｙ方向に延在して、アノード領域ＡＲの領域ＡＲＲに対向する領域ＮＳＲＲと、Ｙ方向に延在して、アノード領域ＡＲの領域ＡＲＬに対向する領域ＮＳＲＬとがある。

抵抗素子ＲＥは、領域ＡＲＲと領域ＮＳＲＲとを電気的に分離する分離領域の部分に配置されている抵抗素子ＲＥＲと、領域ＡＲＬと領域ＮＳＲＬとを電気的に分離する分離領域の部分に配置されている抵抗素子ＲＥＬとを有している。第１例に係る、ダイオードＦＩＤを備えた半導体装置は上記のように構成される。

次に、上述した半導体装置の製造方法の一例について説明する。なお、ここでは、便宜上、ダイオードが形成される保護素子形成領域を示しながら説明するが、実際の製造工程では、図示されていない他の領域に形成される素子または配線等と同時に形成されることになる。

まず、図５に示すように、Ｐ型の半導体基板ＳＵＢが用意される。次に、図６に示すように、半導体基板ＳＵＢにおける所定の領域にＮ型の不純物を注入することによって、Ｎ型埋め込み領域ＮＢＲが形成される。また、半導体基板ＳＵＢにおける所定の領域にＰ型の不純物を注入することによって、Ｐ型埋め込み領域ＰＢＲが形成される。

次に、図７に示すように、エピタキシャル成長法によって、Ｐ型エピタキシャル成長層ＰＥＬが形成される。Ｐ型エピタキシャル成長層の不純物濃度は、Ｐ型埋め込み領域ＰＢＲの不純物濃度よりも低く設定される。次に、図８に示すように、Ｐ型エピタキシャル成長層ＰＥＬにおける所定の領域にＮ型の不純物を注入することによって、Ｐ型エピタキシャル成長層ＰＥＬの表面からＮ型埋め込み領域ＮＢＲに達するＮ型シンカー領域ＮＳＲが形成される。

次に、図９に示すように、Ｐ型エピタキシャル成長層ＰＥＬにおける所定の領域にトレンチＳＴＣが形成され、そのトレンチＳＴＣに分離絶縁膜ＳＩＦを充填することによって、分離領域ＳＴＲが形成される。

次に、図１０に示すように、Ｐ型エピタキシャル成長層ＰＥＬにおける所定の領域にＮ型の不純物を注入することによって、Ｐ型エピタキシャル成長層ＰＥＬの表面から所定の深さにわたりカソード領域ＫＲが形成される。また、Ｐ型エピタキシャル成長層ＰＥＬにおける所定の領域にＰ型の不純物を注入することによって、Ｐ型エピタキシャル成長層ＰＥＬの表面から所定の深さにわたりアノード領域ＡＲが形成される。アノード領域ＡＲは、カソード領域ＫＲを取り囲むように形成される。また、Ｎ型シンカー領域ＮＳＲは、アノード領域ＡＲを取り囲むように位置する（図３参照）。

次に、分離領域ＳＴＲ等を覆うように、ポリシリコン膜（図示せず）が形成される。そのポリシリコン膜に、所定の写真製版処理とエッチング処理が施される。こうして、図１１に示すように、アノード領域ＡＲとＮ型シンカー領域ＮＳＲを電気的に分離する分離領域ＳＴＲの表面に抵抗素子ＲＥが形成される。次に、図１２に示すように、カソード領域ＫＲおよびＮ型シンカー領域ＮＳＲのそれぞれの表面に、不純物濃度が比較的高いＮ型高濃度領域ＨＮＲが形成される。また、アノード領域ＡＲの表面に、不純物濃度が比較的高いＰ型高濃度領域ＨＰＲが形成される。

次に、所定の写真製版処理とエッチング処理が施される。これにより、図１３に示すように、Ｎ型シンカー領域ＮＳＲ（分離領域ＳＴＲ）の表面から、Ｎ型埋め込み領域ＮＢＲを貫通して、半導体基板ＳＵＢのＰ型の領域の部分に達する、深いトレンチＤＴＣが形成される。次に、図１４に示すように、トレンチＤＴＣを充填するととともに、抵抗素子ＲＥ等を覆うように、絶縁膜ＩＦが形成される。トレンチＤＴＣに充填された絶縁膜ＩＦの部分は分離絶縁膜ＤＩＦとなる。なお、トレンチＤＴＣに充填される絶縁膜と、抵抗素子ＲＥ等を覆う絶縁膜とを分けて形成するようにしてもよい。

次に、絶縁膜ＩＦに所定の写真製版処理とエッチング処理を施すことにより、図１５に示すように、Ｎ型高濃度領域ＨＮＲ、Ｐ型高濃度領域ＨＰＲ、抵抗素子ＲＥをそれぞれ露出するコンタクトホールＣＨが形成される。次に、図１６に示すように、コンタクトホールＣＨのそれぞれに導電性膜を形成することによって、プラグＰＧが形成される。次に、絶縁膜ＩＦを覆うように導電性膜（図示せず）が形成される。その導電性膜に所定の写真製版処理とエッチング処理を施すことによって、カソード配線ＫＷ、アノード配線ＡＷ、シンカー配線ＳＷおよび中継配線ＭＷが形成される。

カソード配線ＫＷは、プラグＰＧを介してカソード領域ＫＲと電気的に接続されている。アノード配線ＡＷは、プラグＰＧを介してアノード領域ＡＲと電気的に接続されている。また、アノード配線ＡＷは、プラグＰＧを介して抵抗素子ＲＥの一端側に電気的に接続されている。中継配線ＭＷは、プラグＰＧを介して抵抗素子の他端側に電気的に接続されている。シンカー配線ＳＷは、プラグＰＧを介してＮ型シンカー領域ＮＳＲと電気的に接続されている。アノード配線ＡＷは、カソード配線ＫＷを取り囲むように形成されている。また、シンカー配線ＳＷは、アノード配線ＡＷを取り囲むように形成されている。

次に、アノード配線ＡＷ、シンカー配線ＳＷおよび中継配線ＭＷの上層に、さらに上層配線ＵＷ１、ＵＷ２が形成される。アノード配線ＡＷとシンカー配線ＳＷとが上層配線ＵＷ２によって電気的に接続される。また、中継配線ＭＷが上層配線ＵＷ１によって接地電位に電気的に接続される。こうして、半導体装置の主要部分が形成される。

上述した、ダイオードＦＩＤを備えた半導体装置では、抵抗素子ＲＥが保護素子形成領域ＰＡＥに位置する分離領域ＳＴＲに配置されていることで、ダイオードＦＩＤの破壊を抑制しながら、半導体装置の小型化に寄与することができる。このことについて、比較例に係る半導体装置と対比して説明する。

まず、初めに、抵抗素子が配置される理由について、抵抗素子を備えていない半導体装置について説明する。図１７に示すように、半導体基板ＣＳＵＢに、互いに隣り合うように、被保護素子形成領域ＣＰＰＥと保護素子形成領域ＣＰＡＥとが規定されている。被保護素子形成領域ＣＰＰＥには、たとえば、高耐圧Ｎチャネル型ＭＯＳトランジスタＣＨＶＮが形成されている。保護素子形成領域ＣＰＡＥには、ダイオードＣＦＩＤが形成されている。

Ｐ型の半導体基板ＣＳＵＢにＮ型埋め込み領域ＣＮＢＲおよびＰ型埋め込み領域ＣＰＢＲを介在させてＰ型エピタキシャル成長層ＣＰＥＬが形成されている。Ｐ型エピタキシャル成長層ＣＰＥＬの表面から所定の深さにわたり、カソード領域ＣＫＲが形成されている。カソード領域ＣＫＲの表面には、不純物濃度が比較的高いＮ型高濃度領域ＣＨＮＲが形成されている。

カソード領域ＣＫＲと距離を隔てて、Ｐ型エピタキシャル成長層ＣＰＥＬの表面から所定の深さにわたり、アノード領域ＣＡＲが形成されている。アノード領域ＣＡＲの表面には、不純物濃度が比較的高いＰ型高濃度領域ＣＨＰＲが形成されている。Ｐ型エピタキシャル成長層ＣＰＥＬを貫通してＮ型埋め込み領域ＣＮＢＲに達するＮ型シンカー領域ＣＮＳＲが形成されている。Ｎ型シンカー領域ＣＮＳＲの表面には、不純物濃度が比較的高いＮ型高濃度領域ＣＨＮＲが形成されている。

カソード領域ＣＫＲとアノード領域ＣＡＲとの間には、分離領域ＣＳＴＲが形成されている。また、アノード領域ＡＲとＮ型シンカー領域ＮＳＲとの間には、分離領域ＣＳＴＲが形成されている。分離領域ＣＳＴＲは、Ｐ型エピタキシャル成長層ＣＰＥＬの表面に形成された比較的浅いトレンチに分離絶縁膜ＣＳＩＦを充填することによって形成されている。ダイオードＣＦＩＤが形成された領域を取り囲むように、分離領域ＣＤＴＲが形成されている。分離領域ＣＤＴＲは、比較的深いトレンチＣＤＴＣに、分離絶縁膜ＣＤＩＦを充填することによって形成されている。

ダイオードＣＦＩＤ等を覆うように、絶縁膜ＣＩＦが形成されている。絶縁膜ＣＩＦの表面には、カソード配線ＣＫＷ、アノードシンカー配線ＡＳＷがそれぞれ形成されている。カソード配線ＣＫＷは、プラグＣＰＧを介してカソード領域ＣＫＲに電気的に接続されている。アノードシンカー配線ＡＳＷは、プラグＣＰＧを介してアノード領域ＣＡＲとＮ型シンカー領域ＣＮＳＲとに電気的に接続されている。

このような半導体装置では、サージまたは静電気等によってダイオードＣＦＩＤが破壊されることがある。図１８に示すように、ダイオードＣＦＩＤが形成された保護素子形成領域ＣＰＡＥに流れ込んでくるサージ等の電流には２つの成分がある。一つは、被保護素子形成領域の被保護素子から半導体基板側へ抜け、半導体基板を伝って保護素子形成領域ＣＰＡＥへ流れてくる成分（成分Ａ）であり、他の一つは、被保護素子領域の表面側からカソード配線ＣＫＷを伝って保護素子形成領域ＣＰＡＥへ流れてくる成分（成分Ｂ）である。

成分Ａによって半導体基板の電位が上がると、寄生ＰＮＰトランジスタＴＲＰが動作して、アノード領域ＣＡＲへ電流が流れる。一方、成分Ｂによってカソード領域ＣＫＲへ流れ込んだ電流は、寄生ＮＰＮトランジスタＴＲＮの動作によって、Ｎ型埋め込み領域ＣＮＢＲを経てＮ型シンカー領域ＣＮＳＲに流れ込む。このとき、アノード領域ＣＡＲへ流れ込んだ電流（ホール）が、寄生ＮＰＮトランジスタＴＲＮのベース電流として流れ、寄生ＮＰＮトランジスタＴＲＮの動作が加速されることになり、カソード領域ＣＫＲからＮ型シンカー領域ＣＮＳＲに大電流が流れ込むことになる。その結果、最終的にダイオードＣＦＩＤが破壊されてしまうことになる。

このようなダイオードＣＦＩＤの破壊を回避するために、図１９に示すように、アノード領域ＣＡＲと電気的に接続されているアノードシンカー配線ＡＳＷと接地電位との間に抵抗素子ＣＲＥが電気的に接続される。抵抗素子ＣＲＥが接続されることで、抵抗素子がない場合と比べて、半導体基板ＣＳＵＢとアノード領域ＣＡＲとの電位差を小さくすることができる。

これにより、Ｐ型埋め込み領域ＣＰＢＲとアノード領域ＣＡＲとの電位差も縮められることになる。このため、サージ等による電流が半導体基板側から入ってきたとしても、電流は、半導体基板ＣＳＵＢからアノード領域ＣＡＲへは流れにくくなり、寄生ＰＮＰトランジスタＴＲＰの動作が抑制されるとともに、寄生ＮＰＮトランジスタＴＲＮの動作が加速されるのも抑制される。その結果、ダイオードＣＤＩＣが破壊されるのを抑制することができる。

ところが、比較例に係る半導体装置では、次のような問題があった。図２０に示すように、比較例に係る半導体チップＣＳＤでは、まず、電源回路ＣＰＣ、ドライバー回路ＣＤＣ、ロジック回路ＣＬＣおよびＢＧ回路ＣＢＧ等が、ほぼ中央の大部分の領域を占めるように配置されている。高耐圧Ｎチャネル型ＭＯＳトランジスタＨＶＮが形成された被保護素子形成領域ＣＰＰＥとダイオードＣＦＩＤが形成された保護素子形成領域ＣＰＡＥとは、半導体チップＣＳＤの周辺の領域に点在するように配置されている。

抵抗素子ＣＲＥは、保護素子形成領域ＣＰＡＥの側方の領域に形成されている。抵抗素子ＣＲＥは、その保護素子形成領域ＣＰＡＥに対応して配置されるため、半導体チップＣＳＤでは、そのような抵抗素子ＣＲＥを配置するための領域を余分に確保する必要があり、これが、半導体装置の小型化を阻害する要因の一つとなっていた。

比較例に係る半導体装置に対して、実施の形態１に係る半導体装置では、図１〜図４に示すように、抵抗素子ＲＥは、保護素子形成領域ＰＡＥに位置する分離領域ＳＴＲの表面に形成されている。これにより、保護素子形成領域ＰＡＥとは別の領域に抵抗素子ＲＥを配置するための領域を確保する必要がなくなる。その結果、半導体装置の小型化に寄与することができる。

次に、その抵抗素子ＲＥの抵抗値について説明する。発明者らは、アノード領域に電気的に接続される抵抗素子の抵抗値とダイオードの耐圧との関係を、Ｐ型の半導体基板に印加する電圧を変えて評価した。図２１（上側の図）に示すように、抵抗素子の抵抗値を０〜２０００Ωの範囲内で変化させた。また、半導体基板に印加する電圧を、０Ｖ、＋１Ｖ、＋１．１Ｖ、＋１．５Ｖ、＋２．０Ｖとした。その結果のグラフを同図（下側の図）に示す。

グラフに示されるように、半導体基板に電圧が印加された場合には、抵抗素子の抵抗値が高くなるにしたがい、ダイオードの耐圧が向上することがわかる。この評価結果より、抵抗値としては、低くても抵抗値２０００Ω（２ｋΩ以上）の抵抗素子を接続することで、半導体基板に＋２．０Ｖの電圧が印加された状態で、ダイオードの耐圧が低下するのを抑えられることが判明した。

実施の形態に係る半導体装置では、この知見に基づいて、図２２に示される所望のサイズの抵抗素子が設定される。ここで、シート抵抗値をＲｓ、幅をＷ、長さをＬとすると、抵抗値Ｒｒは、次の式によって表される。

Ｒｒ＝Ｌ／Ｗ×Ｒｓ
なお、抵抗素子ＲＥＲおよび抵抗素子ＲＥＬのそれぞれの長さは、長さＬの半分の長さ（Ｌ／２）に設定されることになる。

実施の形態２
ここでは、高耐圧素子等の被保護素子を保護するダイオードを備えた半導体装置の第２例について説明する。

図２３および図２４に示すように、アノード領域ＡＲとＮ型シンカー領域ＮＳＲとを電気的に分離する分離領域ＳＴＲの表面には、抵抗素子ＲＥが形成されている。抵抗素子ＲＥの一端部はアノード領域ＡＲの側に配置され、他端部はＮ型シンカー領域ＮＳＲの側に配置されている。

その抵抗素子ＲＥ等を覆うように、絶縁膜ＩＦが形成されている。絶縁膜ＩＦの表面には、カソード配線ＫＷ、アノード配線ＡＷ、中継配線ＭＷおよびシンカー配線ＳＷがそれぞれ形成されている。カソード配線ＫＷは、プラグＰＧを介してカソード領域ＫＲ（Ｎ型高濃度領域ＨＮＲ）に電気的に接続されている。アノード配線ＡＷは、プラグＰＧを介してアノード領域ＡＲ（Ｐ型高濃度領域ＨＰＲ）と抵抗素子ＲＥの一端部とにそれぞれ電気的に接続されている。

シンカー配線ＳＷは、プラグＰＧを介してＮ型シンカー領域ＮＳＲに電気的に接続されている。中継配線ＭＷは、プラグＰＧを介して、抵抗素子ＲＥの一端部と他端部との間の中間部に電気的に接続されている。中継配線ＭＷは、中継配線ＭＷよりもさらに上層に形成された上層配線ＵＷ１を介して、接地電位に電気的に接続されている。

抵抗素子ＲＥでは、Ｎ型シンカー領域ＮＳＲに電気的に接続されている抵抗素子ＲＥの他端部と、中継配線ＭＷが電気的に接続されている抵抗素子ＲＥの中間部との間の抵抗値が、実施の形態１において説明したように、２０００Ω（２ｋΩ）以上に設定されている。なお、これ以外の構成については、図３および図４に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。

上述した半導体装置は、プラグＰＧ、シンカー配線ＳＷおよび上層配線ＵＷ１のパターンが異なる他は、実施の形態１において説明した製造方法と実質的に同じ製造方法によって形成される。

上述した半導体装置では、ダイオードＦＩＤが破壊されるのを阻止する抵抗素子ＲＥは、保護素子形成領域ＰＡＥに位置する分離領域ＳＴＲの表面に形成されている。これにより、実施の形態１において説明した比較例に係る半導体装置のように、保護素子形成領域ＰＡＥとは別の領域に抵抗素子を配置するための領域を確保する必要がなくなる。その結果、半導体装置の小型化に寄与することができる。

さらに、上述した半導体装置では、アノード領域ＡＲは、アノード配線ＡＷを介して抵抗素子ＲＥの一端部に電気的に接続され、Ｎ型シンカー領域ＮＳＲは、シンカー配線ＳＷを介して抵抗素子ＲＥの他端部に電気的に接続されている。これにより、アノード領域ＡＲとＮ型シンカー領域ＮＳＲとが、上層配線を介することなく電気的に接続させることができ、アノード領域ＡＲとＮ型シンカー領域ＮＳＲとを容易に電気的に接続させることが可能になる。

実施の形態３
ここでは、高耐圧素子等の被保護素子を保護するダイオードを備えた半導体装置の第３例について説明する。

図２５および図２６に示すように、アノード領域ＡＲとＮ型シンカー領域ＮＳＲとを電気的に分離する分離領域ＳＴＲの表面には、抵抗素子ＲＥが形成されている。抵抗素子ＲＥの一端部はアノード領域ＡＲの側に配置され、他端部はＮ型シンカー領域ＮＳＲの側に配置されている。抵抗素子ＲＥの抵抗値は、実施の形態１において説明したように、２０００Ω以上に設定されている。

その抵抗素子ＲＥ等を覆うように、絶縁膜ＩＦが形成されている。絶縁膜ＩＦの表面には、カソード配線ＫＷ、アノード配線ＡＷおよびシンカー配線ＳＷがそれぞれ形成されている。カソード配線ＫＷは、プラグＰＧを介してカソード領域ＫＲ（Ｎ型高濃度領域ＨＮＲ）に電気的に接続されている。アノード配線ＡＷは、プラグＰＧを介してアノード領域ＡＲ（Ｐ型高濃度領域ＨＰＲ）と抵抗素子ＲＥの一端部とにそれぞれ電気的に接続されている。

シンカー配線ＳＷは、プラグＰＧを介してＮ型シンカー領域ＮＳＲと抵抗素子ＲＥの他端部とに電気的に接続されている。アノード配線ＡＷは、アノード配線ＡＷよりもさらに上層に形成された上層配線ＵＷ１を介して、接地電位に電気的に接続されている。なお、これ以外の構成については、図３および図４に示す半導体装置と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。

上述した半導体装置は、シンカー配線ＳＷおよび上層配線のパターンが異なる他は、実施の形態１において説明した製造方法と実質的に同じ製造方法によって形成される。

上述した半導体装置では、ダイオードＦＩＤが破壊されるのを阻止する抵抗素子ＲＥは、保護素子形成領域ＰＡＥに位置する分離領域ＳＴＲの表面に形成されている。これにより、実施の形態１において説明した比較例に係る半導体装置のように、保護素子形成領域ＰＡＥとは別の領域に抵抗素子を配置するための領域を確保する必要がなくなる。その結果、半導体装置の小型化に寄与することができる。

また、上述した半導体装置の抵抗素子ＲＥでは、抵抗素子ＲＥの一端部に接地電位が電気的に接続され、他端部にＮ型シンカー領域ＮＳＲが電気的に接続されている。このため、抵抗素子ＲＥの中間部に接地電位が電気的に接続され、他端部にＮ型シンカー領域ＮＳＲが電気的に接続されている場合と比較すると、抵抗素子ＲＥが配置される領域のサイズ（面積）が同じであれば、抵抗値をより高く設定することが可能になる。一方、抵抗素子ＲＥの抵抗値を同じ抵抗値に設定しようとすれば、抵抗素子ＲＥを配置する領域のサイズをより小さくすることができ、半導体装置の小型化にさらに貢献することが可能になる。

なお、上述した半導体装置では、ダイオードＦＩＤのアノード領域ＡＲが接地電位に電気的に接続されている。このため、抵抗素子ＲＥの抵抗値には上限値が要求される。このことについて説明する。

実施の形態１において説明したように、ダイオードＦＩＤの破壊を回避するために、半導体基板ＳＵＢとアノード領域ＡＲとの電位差を小さくする必要があり、そのために、Ｎ型シンカー領域ＮＳＲと接地電位との間に抵抗素子ＲＥが電気的に接続される。

この抵抗素子ＲＥの抵抗値が高くなると、アノード領域ＡＲとＮ型シンカー領域ＮＳＲとの電位差が大きくなり、接合リーク電流が懸念される。発明者らの評価によれば、抵抗素子ＲＥの抵抗値が５００００Ω以下であることが望ましい。したがって、上述した半導体装置では、抵抗素子ＲＥの抵抗値は、２０００Ω（２ｋΩ）以上５００００Ω（５０ｋΩ）以下に設定することが望ましいことがわかった。

（変形例）
上述した各実施の形態に係る半導体装置では、抵抗素子ＲＥのパターンとして、矩形状（長さＬ／２、幅Ｗ）のパターンを例に挙げて説明したが、抵抗素子ＲＥのパターンとしては矩形状のパターンに限られるものではない。たとえば、図２７に示すように、蛇行パターンの抵抗素子ＲＥであってもよい。

なお、各実施の形態においてそれぞれ説明した半導体装置の構成は、必要に応じて適宜組み合わせるようにしてもよい。また、抵抗素子として、ポリシリコン膜から形成される抵抗素子を例に挙げたが、抵抗値を制御できる膜であれば、ポリシリコン膜に限られない。さらに、被保護素子として、高耐圧Ｎチャネル型ＭＯＳトランジスタを例に挙げたが、被保護素子としては、これに限られるものではない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＳＤ 半導体チップ、ＳＵＢ 半導体基板、ＮＢＲ Ｎ型埋め込み領域、ＰＢＲ Ｐ型埋め込み領域、ＰＥＬ Ｐ型エピタキシャル成長層、ＮＳＲ Ｎ型シンカー領域、ＮＳＲＲ 領域、ＮＳＲＬ 領域、ＫＲ カソード領域、ＡＲ アノード領域、ＡＲＲ 領域、ＡＲＬ 領域、ＨＮＲ Ｎ型高濃度領域、ＨＰＲ Ｐ型高濃度領域、ＳＴＣ トレンチ、 ＳＩＦ 分離絶縁膜、ＳＴＲ 分離領域、ＤＴＣ トレンチ、ＤＩＦ 分離絶縁膜、ＤＴＲ 分離領域、ＰＦ ポリシリコン膜、ＲＥ 抵抗素子、ＲＥＲ 抵抗素子、ＲＥＬ 抵抗素子、ＩＦ 絶縁膜、ＣＨ コンタクトホール、ＰＧ プラグ、ＡＷ アノード配線、ＫＷ カソード配線、ＳＷ シンカー配線、ＭＷ 中継配線、ＵＷ１、ＵＷ２ 上層配線、ＰＣ 電源回路、ＤＣ ドライバー回路、ＬＣ ロジック回路、ＢＧ ＢＧ回路、ＰＡＥ 保護素子形成領域、ＦＩＤ ダイオード、ＰＰＥ 被保護素子形成領域、ＨＶＮ 高耐圧Ｎチャネル型ＭＯＳトランジスタ、ＳＲ ソース領域、ＤＲ ドレイン領域、ＧＥ ゲート電極。

Claims (12)

1. 第１導電型の半導体基板と、
   前記半導体基板を覆うように形成された第１導電型のエピタキシャル成長層と、
   前記半導体基板と前記エピタキシャル成長層との間に形成された第２導電型の第１埋め込み領域と、
   前記第１埋め込み領域と前記エピタキシャル成長層との間に形成された第１導電型の第２埋め込み領域と、
   前記エピタキシャル成長層の表面から第１深さにわたり形成された第２導電型の第１不純物領域と、
   前記第１不純物領域と距離を隔てられ、前記エピタキシャル成長層の表面から第２深さにわたり形成された第１導電型の第２不純物領域と、
   前記第２不純物領域と距離を隔てられ、前記エピタキシャル成長層の表面から前記第１埋め込み領域にわたり形成された第２導電型の第３不純物領域と、
   前記第２不純物領域と前記第３不純物領域とを電気的に分離し、前記エピタキシャル成長層の部分に形成された分離領域と
   を備え、
   前記第３不純物領域は、抵抗素子を介して接地電位に電気的に接続され、
   前記抵抗素子は前記分離領域に形成された、半導体装置。
2. 前記抵抗素子は、一端部および他端部を含み、
   前記一端部は前記第２不純物領域の側に配置され、
   前記他端部は前記第３不純物領域の側に配置され、
   前記一端部に前記第３不純物領域および前記第２不純物領域が電気的に接続され、
   前記他端部に前記接地電位が電気的に接続された、請求項１記載の半導体装置。
3. 前記抵抗素子は、
   一端部および他端部と
   前記一端部と前記他端部との間に位置する中間部と
   を含み、
   前記一端部は前記第２不純物領域の側に配置され、
   前記他端部は前記第３不純物領域の側に配置され、
   前記一端部に前記第２不純物領域が電気的に接続され、
   前記他端部に前記第３不純物領域が電気的に接続され、
   前記中間部に前記接地電位が電気的に接続された、請求項１記載の半導体装置。
4. 前記抵抗素子の抵抗値は２０００Ω以上に設定された、請求項２または３に記載の半導体装置。
5. 前記抵抗素子はポリシリコン膜によって形成された、請求項４記載の半導体装置。
6. 前記抵抗素子は、一端部および他端部を含み、
   前記一端部は前記第２不純物領域の側に配置され、
   前記他端部は前記第３不純物領域の側に配置され、
   前記一端部に前記第２不純物領域および前記接地電位が電気的に接続され、
   前記他端部に前記第３不純物領域が電気的に接続された、請求項１記載の半導体装置。
7. 前記抵抗素子の抵抗値は２０００Ω以上５００００Ω以下に設定された、請求項６記載の半導体装置。
8. 前記抵抗素子はポリシリコン膜によって形成された、請求項７記載の半導体装置。
9. 第１導電型の半導体基板と、
   前記半導体基板を覆うように形成された第１導電型のエピタキシャル成長層と、
   前記半導体基板と前記エピタキシャル成長層との間に形成された第２導電型の第１埋め込み領域と、
   前記第１埋め込み領域と前記エピタキシャル成長層との間に形成された第１導電型の第２埋め込み領域と、
   前記エピタキシャル成長層の表面から第１深さにわたり形成された第２導電型の第１不純物領域と、
   前記第１不純物領域を取り囲むように、前記エピタキシャル成長層の表面から第２深さにわたり形成された第１導電型の第２不純物領域と、
   前記第２不純物領域を取り囲むように、前記エピタキシャル成長層の表面から前記第１埋め込み領域にわたり形成された第２導電型の第３不純物領域と、
   前記第２不純物領域と前記第３不純物領域とを電気的に分離し、前記エピタキシャル成長層の部分に沿って形成された分離領域と
   を備え、
   前記第３不純物領域は、抵抗素子を介して接地電位に電気的に接続され、
   前記抵抗素子は前記分離領域に形成された、半導体装置。
10. 前記第１不純物領域は一方向に延在するように形成され、
    前記第２不純物領域は、前記第１不純物領域を挟み込むように互いに対向して、前記一方向にそれぞれ延在する第１延在部および第２延在部を含み、
    前記第３不純物領域は、
    前記一方向に延在して前記第２不純物領域の前記第１延在部と対向する第３延在部と、
    前記一方向に延在して前記第２不純物領域の前記第２延在部と対向する第４延在部と
    を含み、
    前記分離領域は、
    前記第１延在部と前記第３延在部との間に位置する部分を含む第１分離部と、
    前記第２延在部と前記第４延在部との間に位置する部分を含む第２分離部と
    を有し、
    前記抵抗素子は、
    前記第１分離部に配置された第１抵抗部と
    前記第２分離部に配置された第２抵抗部と
    を含む、請求項９記載の半導体装置。
11. 前記抵抗素子の平面パターンは矩形状パターンを含む、請求項９または１０に記載の半導体装置。
12. 前記抵抗素子の平面パターンは蛇行パターンを含む、請求項９または１０に記載の半導体装置。

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