JP3850389B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP3850389B2
JP3850389B2 JP2003160232A JP2003160232A JP3850389B2 JP 3850389 B2 JP3850389 B2 JP 3850389B2 JP 2003160232 A JP2003160232 A JP 2003160232A JP 2003160232 A JP2003160232 A JP 2003160232A JP 3850389 B2 JP3850389 B2 JP 3850389B2
Authority
JP
Japan
Prior art keywords
terminal
chip
fuse
semiconductor device
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003160232A
Other languages
English (en)
Other versions
JP2004363341A (ja
Inventor
且宏 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2003160232A priority Critical patent/JP3850389B2/ja
Priority to US10/748,255 priority patent/US7023070B2/en
Publication of JP2004363341A publication Critical patent/JP2004363341A/ja
Application granted granted Critical
Publication of JP3850389B2 publication Critical patent/JP3850389B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0616—Random array, i.e. array with no symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/11472—Profile of the lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/1148—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
    • H01L2224/11902—Multiple masking steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01072—Hafnium [Hf]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置、特に静電破壊を防止するための外部接続端子に関する。
【０００２】
【従来の技術】
近年、高密度実装に優れたＣＯＧ（Chip on glass）方式が急速に普及してきている。ＣＯＧ方式は、半導体デバイスチップに直に基板実装用の金バンプ又はハンダバンプを形成し、このデバイスチップ上のバンプを、ガラスやセラミックの基板にプリントされた金属配線と接着することによって、外部機器と接続する実装形態のことである。基板への実装面積がデバイスチップと同じサイズであるため、極めて高密度の実装が可能である。
【０００３】
また、ある種の半導体集積回路（以下、半導体デバイス又はデバイスと称する。）、例えば、マイクロコントローラや通信用ＬＳＩなどいわゆるシステムＬＳＩに代表されるような半導体デバイスでは、外部電源から供給される電圧をそのままデバイスの動作には使用せず、電圧調整をおこなって内部動作に使用する。電圧調整は、ダイオードの順方向電圧等を利用してデバイス内で基準電圧を生成し、生成された基準電圧をオペアンプで増幅して行っている。このような電圧調整をおこなうのは、外部電源からの供給電圧が不安定な場合に、デバイスが正常に機能しなくなるのを避けるためである。
【０００４】
さらに、これらデバイスの中で、特に基準電圧に敏感なものは、出力電圧調整用にヒューズ端子を搭載している。オペアンプを構成するトランジスタが、ウエハごと或いはチップごとで、閾値電圧にある程度のバラツキを持つ場合がある。閾値電圧が変わると、オペアンプの増幅特性も変化する。オペアンプの出力電圧が所望の値から外れてしまった場合に、特定のヒューズを切断することでオペアンプのフィードバック抵抗（帰還抵抗）の抵抗値を調整して、出力電圧を一定の値に合わせ込んでいる。
【０００５】
最近のデバイスの低電圧化に合わせて基準電圧も下がってきているため、閾値電圧のバラツキの影響を受けやすくなっている。よって、このようなヒューズを搭載したデバイスが増える傾向にある。
【０００６】
図９を参照して、ヒューズを搭載した増幅回路の一例を説明する。
【０００７】
図９（Ａ）に一般的なオペアンプを用いた増幅回路の例を示す。デバイス内で作成した基準電圧Ｖ０は、オペアンプ２００によって増幅されて、出力電圧Ｖ０’として出力され例えばデバイスの駆動に用いられる。オペアンプ２００の出力電圧Ｖ０’は、抵抗素子２０２の抵抗値Ｒi及び帰還抵抗２０４の抵抗値Ｒfによって決まる。抵抗素子２０２は抵抗値の変化しない固定抵抗素子で構成され、帰還抵抗２０４は可変抵抗素子で構成されている。オペアンプの出力電圧Ｖ０’が所望の値からはずれてしまった場合には、帰還抵抗２０４の抵抗値Ｒfを変化させることにより、出力電圧Ｖ０’を調整する。
【０００８】
図９（Ｂ）は、帰還抵抗２０４の抵抗値調節用の回路を示したものである。帰還抵抗２０４は複数の抵抗素子（この例では８個）が直列に接続されている。この複数の抵抗素子それぞれに並列接続された、ＰＭＯＳを組み合わせた抵抗値調整用の回路が具えられている。この抵抗値調整用の回路には、インバータを介して基準電圧が接続されており、さらに、ヒューズ２０６ａ〜２０６ｃを介して接地（ＧＮＤ）電位にも接続されている。また、基準電圧は、プルアップ抵抗素子２１０ａ〜２１０ｃを介して接続されている。ヒューズ２０６ａ〜２０６ｃには、ヒューズを切断するさいに、抵抗値調整用の回路を保護するための保護抵抗素子２０８ａ〜２０８ｃがそれぞれ具えられている。ヒューズ２０６ａ〜２０６ｃのヒューズを切断することにより、ＰＭＯＳに送られる電圧の信号のハイレベル（ＶＤＤ）或いはローレベル（ＧＮＤ）が変化するので、８つの直列接続された抵抗素子の一部を通らずに調整回路を短絡して電流が通る位置が変わり、帰還抵抗の抵抗値Ｒfが変化する。
【０００９】
図１０は、一般的なＣＯＧ方式パッケージを概略的に表した図である。デバイスチップ２３０には、ヒューズ電極端子（以下、ヒューズ端子とも言う。）と保護回路を具えたチップ電極端子（以下、チップ端子とも言う。）が具えられている。デバイスチップ２３０の表面には、外周に沿って直線状にチップ端子のバンプ２３２が配置され、その内側の領域に、直線状に並んだ複数のヒューズ端子のバンプ２３４が配置されている。
【００１０】
チップ端子に具えられる保護回路の一例を、図１１に示す。保護回路は、チップ端子２１２と内部回路２１３の間に設けられている。チップ端子２１２と抵抗素子２１８の間に、基準電圧（ＶＤＤ）に接続された保護ダイオード２１４と、接地電位（ＧＮＤ）に接続された保護ダイオード２１６が具えられ、抵抗素子２１８は、インバータ２２０を介して内部回路２１３に接続されている。この保護回路は、チップ端子に侵入した静電気サージを、保護ダイオード２１４を介してＶＤＤへ或いは保護ダイオード２１６を介してＧＮＤへ放出することにより、内部回路２１３を静電破壊から保護する。
【００１１】
ＣＯＧ方式のパッケージでは、ヒューズを搭載した回路にも外部機器と接続するためのヒューズ端子が具えられる。従来からよく用いられている樹脂封止方式パッケージでは、ヒューズ端子は外部電源と接続する外部端子として引き出されず、樹脂に封入される。よって、静電気にさらされることが無いので、チップ端子に具えられている保護回路がヒューズ端子には具えられていない。
【００１２】
また、ＴＡＢ（Tape Automated Bonding）方式のパッケージにおいて、熱圧着のさいに内側にあるバンプ電極に接続するインナリードの熱膨張を抑制する方法として、外側にあるバンプ電極の高さを高くすることが提案されている（特許文献１参照）。特許文献１では、メッキ条件を調節することにより、近接するバンプ電極の高さを調節するとされているが、詳細な方法については明らかにされていない。
【００１３】
異なる高さのバンプ電極を具える別の例として、外部基板とデバイスチップのバンプ電極の接合面の高さをずらして、熱サイクルによる隣接するバンプ電極間の接触を防ぐ方法が提案されている（特許文献２参照）。特許文献２では、接続されるデバイスチップ及び外部基板のバンプの高さを一方は高く、他方は低く形成する。さらにデバイスチップ及び外部基板上の隣接するバンプの高さが異なるようにも形成してあるため、隣接するバンプの接合面の高さが異なり、バンプ電極間の接触を防いでいる。
【００１４】
【特許文献１】
特開平５−２１８１３０号公報（段落００１０、図１）
【特許文献２】
特開平５−３４３４０７号公報（段落００１５〜００２４、図１）
【００１５】
【発明が解決しようとする課題】
従来の樹脂封入方式パッケージでは、ヒューズ端子は外部に引き出されないので、実装時に静電破壊をうけることはなく、保護回路を必要としていなかった。ＣＯＧ方式パッケージでは、ヒューズ端子にも他のチップ端子と同様に接続用の金属電極（バンプ）が形成され外部に接続する端子として引き出される。このため、ヒューズを搭載したデバイスチップでは、外部基板との接続時に、帯電した外部基板による静電破壊が起こりやすい。
【００１６】
例えば、図１２にＣＯＧ方式の実装工程における静電気放電現象の模式図を示す。
【００１７】
外部機器接続用の外部基板２４０には、複数のデバイスチップが順に接続される。図１２では、すでにデバイスチップ２４４が外部基板２４０へ接続されている。ここへ、図１０に示したヒューズを搭載した回路を具えたデバイスチップ２３０を接続する。外部基板２４０は、ガラスやセラミックで形成されているので、非常に帯電しやすい。デバイスチップ２３０を、外部基板２４０に接続すると、ヒューズ端子２３４或いはチップ端子２３２に静電気の放電が起こる。チップ端子２３２に放電がおこった場合には、保護回路を具えているので静電破壊は起こらない。しかしながら、ヒューズ端子２３４へ静電気の放電２４６がおこった場合には、静電破壊が起こる。すなわち、デバイスの回路内のヒューズが切断されてしまい、所望の抵抗値へ調節した抵抗値の値が変化してしまう。
【００１８】
そこで、ヒューズ端子にチップ端子と同様の保護回路を搭載すると、チップの占有面積が増加する。よってチップサイズの増大を招くのでチップコストも高くなる。また、一般的な樹脂封入方式のチップは、ヒューズ端子に保護回路がないため、そのままＣＯＧ方式のチップとして転用することはできない。よって、新たにヒューズ端子に保護回路を設けたデバイスチップを開発する必要がある。
【００１９】
以上のことから、ヒューズ端子を外部機器と接続するための外部基板へ直接接続するＣＯＧ方式パッケージの実装方式において、チップ面積の増大を抑制しつつ静電破壊から保護する方法が望まれていた。
【００２０】
【課題を解決するための手段】
この出願に係る発明者は、鋭意研究の結果、外部基板に帯電している静電気を、ヒューズ端子より背の高い、放電に寄与する端子へ放電すれば良いという結論に達した。
【００２１】
そこで、この発明の半導体装置によれば、チップ基板表面に設けられたヒューズ電極端子と、チップ基板表面の上側に設けられ、チップ基板表面から頂面までの高さが、ヒューズ端子の頂面より高くして設けられた、放電に寄与する端子とを具えることを特徴とする。この放電に寄与する端子を、単に放電寄与端子とも称する。
【００２２】
ここで、チップ基板表面とは、半導体デバイスチップが形成されている基板の表面のことを表し、素子間分離膜が形成されている場合は、その表面も含む。頂面とは、形成されているバンプ表面を表す。チップ基板表面から電極端子の頂面までの高さは、電極端子の頂面が平坦でない場合、頂面の最も高い位置までの高さを表す。ヒューズ端子とは、ヒューズ（例えば、可変抵抗素子の抵抗値を変えるためのヒューズ）を具えた回路に接続する電極端子である（以下、ヒューズ端子とも言う。）。
【００２３】
この発明の半導体装置によれば、放電寄与端子の頂面がヒューズ端子の頂面よりも高く形成されているので、帯電した外部基板に実装するさいにヒューズ端子よりも先に放電寄与端子が接触し静電気が放電される。ヒューズ端子が外部基板の端子と接触するときには、すでに静電気は放電されているため、ヒューズ端子に対して静電気の放電が起こることはない。よって、ヒューズを搭載したデバイスの静電破壊を防ぐことができる。
【００２４】
また、放電寄与端子の基板表面から頂面までの高さを、ヒューズ端子の基板表面から頂面までの高さより高く形成されているだけなので、ヒューズ端子に新たに保護回路を設ける必要が無く、チップ占有面積が増大しない。
【００２５】
この発明の半導体装置の製造方法によれば、複数の導電層を順次に直接積層し、最上位の導電層上にバンプを設けてヒューズ端子を形成する。複数の導電層を順次に層間絶縁膜を介在させて積層し、最上位の導電層上にバンプを設けて放電寄与端子を形成する。そして、ヒューズ端子における導電層の積層数と、放電寄与端子における導電層の積層数を同一数とし、かつ、ヒューズ端子及び放電寄与端子における互いに同一の積層番目の導電層は、同一材料で同一に成膜することを特徴とする。
【００２６】
この発明の半導体装置の製造方法によれば、ヒューズ端子の導電層を直接積層するように形成する以外は、同一の材料で同一に成膜することにより、容易に放電寄与端子のチップ基板表面から頂面までの高さを、ヒューズ端子のチップ基板表面から頂面までの高さより高く形成することができる。また、一般的な製造工程を組み合わせているので、特殊な工程を加える必要が無く、広い範囲のデバイスに対して適用できる。
【００２７】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明を図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング（斜線）を省略する場合がある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００２８】
＜第１の実施の形態＞
図１及び２を参照して、この発明の第１の実施の形態に係る半導体装置について説明する。この実施の形態では、一例として、チップ基板にはシリコン基板を用い、放電に寄与する端子すなわち放電寄与端子はチップ端子（以下、チップ電極端子ともいう。）で構成され、ヒューズ端子（以下、ヒューズ電極端子ともいう。）とチップ端子とが隣接した領域に形成された場合につき説明する。
【００２９】
図１は、第１の実施の形態の半導体装置１０（以下、デバイスチップとも言う。）を上側から見た概略的平面図である。デバイスチップ１０の上側表面には、ヒューズ端子のバンプ１３２ａ及びチップ端子のバンプ１３２ｂが具えられている。ヒューズ端子のバンプ１３２ａは、デバイスチップ表面の内側に直線状に配置され、チップ端子のバンプ１３２ｂはデバイスチップ表面の外周に沿った外側表面に直線状に配置されている。図１中では、ヒューズ端子のバンプ１３２ａを二重の四角形、チップ端子のバンプ１３２ｂを一重の四角形で表している。
【００３０】
図２（Ａ）は、この発明の第１の実施の形態の半導体装置の上面から見た各積層膜形成領域および開口領域のレイアウトを図１に示した領域Ａについて表した図である。隣接した１つのヒューズ端子及び１つのチップ端子が形成されている範囲のみを抽出して示している。
【００３１】
ヒューズ端子形成領域１０１ａ内には、ポリシリコン形成領域１０６ａが設定され、ポリシリコン形成領域１０６ａの内側に第１メタル形成領域１１６ａが設定されている。第１メタル形成領域１１６ａの内側に第２開口領域１２２ａが設定され、第２開口領域１２２ａの内側に第１開口領域１１２ａが設定されている。第１開口領域１１２ａの内側に第２メタル形成領域１２６ａが設定され、第２メタル形成領域１２６ａの内側に保護膜開口領域１３０ａが設定されている。
【００３２】
上述のように、各領域を設定することにより、後述するこの半導体装置の製造工程において、第２メタル膜のエッチングの際に、第１メタル膜も同時にエッチングされ、同一の形状に形成できる。またポリシリコン膜１０４ａがエッチングのストッパーの役目を果たす。これにより、第２メタル膜１２４ａの下層に第２層間絶縁膜１１８が残存する領域を形成することなく第２メタル膜１２４ａの底面全体を第１メタル膜１１４ａ’に接続することができ、かつ、第１メタル膜１１４ａ’の下層に第１層間絶縁膜１０８が残存する領域を形成することなく第１メタル膜１１４ａ’の底面全体をポリシリコン膜１０４ａに接続することができる。
【００３３】
チップ端子形成領域内１０１ｂには、ポリシリコン形成領域１０６ｂ、第１メタル形成領域１１６ｂ及び第２メタル形成領域１２６ｂが同一の領域として設定されており、その内側に、保護膜開口領域１３０ｂが設定されている。ポリシリコン形成領域１０６ｂ、第１メタル形成領域１１６ｂ及び第２メタル形成領域１２６ｂは、第１層間絶縁膜１０８或いは第２層間絶縁膜１１８を介して絶縁されるように積層されていればよいので、ここでは同一の大きさに設定したが、必ずしも同一の大きさである必要はない。
【００３４】
図２（Ｂ）は、図２（Ａ）に示した破線Ｘ−Ｘ’による断面図である。シリコン基板１００表面には、素子間分離領域としてフィールド酸化膜１０２が形成されている。このフィールド酸化膜１０２上のヒューズ端子形成領域１０１ａ及びチップ端子形成領域１０１ｂに、それぞれ、ヒューズ端子１０３ａ及びチップ端子１０３ｂが形成されている。
【００３５】
チップ端子形成領域１０１ｂには、フィールド酸化膜１０２上に、ポリシリコン膜１０４ｂ、第１層間絶縁膜１０８、第１メタル膜１１４ｂ、第２層間絶縁膜１１８、第２メタル膜１２４ｂ、保護膜１２８が順に積層されている。保護膜１２８は、第２メタル形成領域１２６ｂ内の保護膜開口領域１３０ｂに保護膜開口部１２９ｂが形成されている。第２メタル膜１２４ｂ上の保護膜開口領域１３０ｂを内部に含む領域にバンプ１３２ｂが形成されている。第２メタル膜１２４ｂ及びバンプ１３２ｂによって、チップ端子１０３ｂを構成している。
【００３６】
ヒューズ端子形成領域１０１ａには、フィールド酸化膜１０２上に、チップ端子形成領域１０１ｂと同様にポリシリコン膜１０４ａ、第１層間絶縁膜１０８、第１メタル膜１１４ａ’、第２層間絶縁膜１１８、第２メタル膜１２４ａ、保護膜１２８が順に積層されている。第１層間絶縁膜１０８は、第１開口領域１１２ａが開口され、ポリシリコン膜１０４ａと第１メタル膜１１４ａ’とが直接接続されている。同様に、第２層間絶縁膜１１８は、第２開口領域１２２ａが開口され、第１メタル膜１１４ａ’と第２メタル膜１２４ａとが直接接続されている。保護膜１２８は、第２メタル形成領域１２６ａ内の保護膜開口領域１３０ａに保護膜開口部１２９ａが形成されている。第２メタル膜１２４ａ上の保護膜開口領域１３０ａを内部に含む領域にバンプ１３２ａが形成されている。ポリシリコン膜１０４ａ、第１メタル膜１１４ａ’、第２メタル膜１２４ａ及びバンプ１３２ａによって、ヒューズ端子１０３ａを構成している。
【００３７】
ここで、バンプ１３２ａ及び１３２ｂは他の膜に比べて膜厚が非常に厚いため、中間部分を省略して示している。
【００３８】
尚、上述したポリシリコン膜１０４ａ、１０４ｂ、第１メタル膜１１４ａ’、１１４ｂ及び第２メタル膜１２４ａ、１２４ｂは、全て導電膜（導電層ともいう。）であり、配線層を形成するときに、それぞれの配線層の一部分又は配線層から分離して形成される膜である。ここで説明する構成例では、ポリシリコン膜１０４ａ、第１メタル膜１１４ａ’、第２メタル膜１２４ａ及びバンプ１３２ａは、ヒューズ端子を構成しており、また、第２メタル膜１２４ｂ及びバンプ１３２ｂは、放電寄与端子兼チップ端子を構成している。上述のヒューズ端子及び放電寄与端子の構成は、説明をするうえでこのように設定したものであり、どの導電層までをヒューズ端子及び放電寄与端子とするかは、上述の説明のように限定されるものではない。
【００３９】
ヒューズ端子１０３ａ及びチップ端子１０３ｂは、いずれかの上述の導電層によって、デバイスチップの電源配線に電気的に接続されている。
【００４０】
後述するように、ヒューズ端子形成領域１０１ａ及びチップ端子形成領域１０１ｂにおいて、積層されている名称が同じである各膜は、同時に形成されているので、同じ膜厚に形成されている。
【００４１】
ここで、積層されている膜のそれぞれの膜厚を、ポリシリコン膜：ｈ１、第１層間絶縁膜：ｈ２、第１メタル膜：ｈ３、第２層間絶縁膜：ｈ４、第２メタル膜：ｈ５、保護膜：ｈ６及びバンプ：ｈ７とする。チップ基板表面１３６は、各端子の頂面の高さを比較する基準になる。ここでは、基準となるチップ基板表面１３６として、各端子が形成されているフィールド酸化膜１０２の表面を用いている。図２（Ｂ）では、それぞれの膜厚を矢印によって示している。ヒューズ端子１０３ａのチップ基板表面１３６から頂面１３８ａまでの高さ（すなわち背丈）Ｈｆは、ｈ１、ｈ３、ｈ５、ｈ６及びｈ７の和であり、チップ端子１０３ｂのチップ基板表面１３６から頂面１３８ｂまでの高さ（すなわち背丈）Ｈｃは、ｈ１、ｈ２、ｈ３、ｈ４、ｈ５、ｈ６及びｈ７の和である。ヒューズ端子の高さＨｆには、第１層間絶縁膜の膜厚ｈ２及び第２層間絶縁膜の膜厚ｈ４が含まれないので、チップ端子の高さＨｃは、第１層間絶縁膜の膜厚ｈ２と第２層間絶縁膜の膜厚ｈ４の和だけ高くなっている。
【００４２】
よって、ＣＯＧ方式のデバイスチップ１０を、外部機器に接続するために、帯電性の高い外部基板（例えば、ガラスやセラミック基板）へ近づけた際に、ヒューズ端子より高く形成されているチップ端子が先に接触する。外部基板に帯電していた静電気は、チップ端子の保護回路を通して放電される。よって、ヒューズ端子に静電気による放電は起こらず、ヒューズ回路が静電破壊されることを防ぐことができる。
【００４３】
次に図３〜図５を参照して、この発明の第１の実施の形態に係る半導体装置の製造方法につき説明する。
【００４４】
シリコン基板１００上に、フィールド酸化膜１０２が形成されている。このフィールド酸化膜１０２は、公知の熱酸化法によって形成することができる。
【００４５】
このフィールド酸化膜１０２を含むシリコン基板１００上に、配線用のポリシリコン膜１０４を形成する（図３（Ａ））。このポリシリコン膜１０４を公知のホトリソ・エッチング技術により、パターニングする。ヒューズ端子形成領域１０１ａ内のポリシリコン形成領域１０６ａには、ポリシリコン膜１０４ａが、チップ端子形成領域１０１ｂ内のポリシリコン形成領域１０６ｂには、ポリシリコン膜１０４ｂが形成される（図３（Ｂ））。
【００４６】
次に、第１層間絶縁膜１０８を、例えば、ＣＶＤ（Chemical Vapor Deposition）法により酸化膜（膜厚０．６μｍ）で形成する（図３（Ｃ））。
【００４７】
ポリシリコン膜１０４ａを第１メタル膜１１４と直接接続するために、第１開口部１１０を形成する。公知のホトリソ・エッチング技術により、第１層間絶縁膜１０８の第１開口領域１１２ａに第１開口部１１０を形成する（図３（Ｄ））。この開口部１１０は、第１メタル形成領域１１６ａ及び第２開口領域１２２ａよりも小さい領域に設定してある。
【００４８】
配線用の第１メタル膜１１４を、例えば、スパッタリングによりアルミニウム（Ａｌ）（膜厚０．５μｍ）で形成する（図３（Ｅ））。
【００４９】
公知のホトリソ・エッチング技術により、第１メタル膜１１４をパターニングする。ヒューズ端子形成領域内の第１メタル形成領域１１６ａには、第１メタル膜１１４ａが、チップ端子形成領域内の第１メタル形成領域１１６ｂには、第１メタル１１４ｂが形成される（図４（Ａ））。
【００５０】
第２層間絶縁膜１１８を、例えば、ＣＶＤ（Chemical Vapor Deposition）法により酸化膜（膜厚０．６μｍ）で形成する（図４（Ｂ））。
【００５１】
第１メタル膜１１４ａを第２メタル膜１２４と直接接続するために、第２層間絶縁膜１１８の第２開口領域１２２ａに第２開口部１２０を形成する（図４（Ｃ））。
【００５２】
配線用の第２メタル膜１２４を例えば、スパッタリングによりアルミニウム（Ａｌ）（膜厚１μｍ）で形成する（図４（Ｄ））。
【００５３】
公知のホトリソ・エッチング技術により、第２メタル膜１２４をパターニングする。ヒューズ端子形成領域内の第２メタル形成領域１２６ａには、第２メタル膜１２４ａが、チップ端子形成領域内の第２メタル形成領域１２６ｂには、第２メタル１２４ｂが形成される。このとき、ヒューズ端子形成領域内の第１メタル膜１１４ａが、第２メタル膜１２４と同時にエッチングされ、第２メタル膜１２４ａと同一の大きさの第１メタル膜１１４ａ’となる（図５（Ａ））。また、ＨＦ（フッ化水素酸）を用いたウエットエッチングを用いた場合には、第２層間絶縁膜１１８の下部に存在する第１メタル膜がエッチングされる。
【００５４】
保護膜１２８をＣＶＤ法により酸化膜（膜厚２μｍ）で形成する（図５（Ｂ））。
【００５５】
ホトリソ・エッチング技術により、保護膜開口領域１３０ａ、１３０ｂに保護膜開口部１２９ａ、１２９ｂを形成する（図５（Ｃ））。
【００５６】
バンプ形成領域１３４ａ、１３４ｂに金属膜を形成する（図示せず）。金属膜の材料には、チタン（Ｔｉ）と高融点金属（タングステン（Ｗ）、パラジウム（Ｐｄ）等）の合金が用いられる。バンプ形成領域１３４ａ及び１３４ｂの大きさは、保護膜開口領域１３０ａ及び１３０ｂよりも大きい領域を適宜設定する。この金属膜は、メッキ法により形成するバンプの接着を良くするために形成する。
【００５７】
メッキ法により、バンプ１３２ａ、１３２ｂを、この金属膜上に、例えば、金（Ａｕ）またはハンダ（膜厚５０μｍ）で形成する（図５（Ｄ））。ここでも、図２（Ｂ）と同様に、バンプ１３２ａ及び１３２ｂの中間部分は省略して示している。
【００５８】
上述の製造工程によって、この発明の第１の実施の形態の半導体装置が製造できる。すなわち、チップ端子の基板表面から頂面までの高さが、ヒューズ端子の基板表面から頂面までの高さより高く形成されたデバイスチップ１０が形成される。また、第２メタル膜１２４のエッチングの際にヒューズ端子の第１メタル１１４ａを同時にエッチングすることにより、第２メタル膜１２４ａと第１メタル膜１１４ａ’の形状を容易に同一にすることができる。
【００５９】
上述した説明から明らかなように、この実施の形態では、チップ端子の基板表面から頂面までの高さが、ヒューズ端子の基板表面から頂面までの高さより高いため、外部機器と接続する際に、チップ端子の方がヒューズ端子よりも先に外部基板と接触する。外部基板に帯電していた静電気は、チップ端子に設置されている保護回路が吸収する。静電気サージの流入は、外部機器と半導体チップの電位が等しくなったとき、すなわち、チップの静電容量（数ｐＦから数１０ｐＦ程度）に充電される分の電荷が機器側から供給された時点で終了するので、放電は、数１０ピコ秒から、せいぜい数ナノ秒程度の一瞬である。チップ端子が接触した時点で、一瞬にして放電は終了するので、ヒューズ端子が外部機器と接触するときには、静電気はすでに放電され、外部機器と半導体チップは同電位となっている。よって、ヒューズ端子が静電気の放電による影響を受けることはなく、すなわち、静電破壊を起こすことはない。
【００６０】
ヒューズ端子の基板表面から頂面までの高さＨｆを第１層間絶縁膜及び第２層間絶縁膜を介さず、ポリシリコン膜、第１メタル膜及び第２メタル膜を直接接続することで低くし、結果としてチップ端子の基板表面から頂面までの高さＨｃをヒューズ端子の頂面の高さＨｆよりも高く形成しているだけなので、新たなチップ占有面積の増加を必要としない。よって、新たにヒューズ端子用の保護回路を形成する場合に比べて、大きな設計変更を必要とせず、集積度も維持できる。
【００６１】
＜第２の実施の形態＞
図６は、第２の実施の形態の半導体装置（デバイスチップ）１４０を上面から見た概略図である。
【００６２】
デバイスチップ１４０の表面には、第１の実施の形態と同様に外周に沿ってチップ端子のバンプ１３２ｂが形成され、その内側にヒューズ端子のバンプ１３２ａが形成されている。第２の実施の形態では、放電に寄与する端子としてヒューズ端子の周辺にダミー端子のバンプ１３２ｃが形成されている。ヒューズ保護用のダミー端子のバンプ１３２ｃがヒューズ端子のバンプ１３２ａのまわりを枠で囲むように形成されている。
【００６３】
図７（Ａ）は、図６のヒューズ端子のバンプ１３２ａ及びダミー端子のバンプ１３２ｃの形成されている領域を拡大した図である。直線上に並んだ複数のヒューズ端子のバンプ１３２ａを枠状に囲むようにダミー端子のバンプ１３２ｃが形成されている。
【００６４】
図７（Ｂ）は、図７（Ａ）に示した破線Ｙ−Ｙ’での断面図である。ヒューズ端子１０３ａは、第１の実施の形態と同様の積層構造になっている。すなわち、フィールド酸化膜１０２上に、ポリシリコン膜１０４ａ、第１メタル膜１１４ａ’及び第２メタル膜１２４ａが順に積層され、第２メタル膜１２４ａ上に形成された保護膜１２８の開口部を含む領域にバンプ１３２ａが形成されている。ダミー端子１０３ｃは、デバイスチップ上側からみた形状が、直線状に並んだヒューズ端子１０３ａを枠のように囲む形になっているが、第１の実施の形態のチップ端子と同様の積層構造になっている。すなわち、フィールド酸化膜１０２上に、ポリシリコン膜１０４ｃ、第１層間絶縁膜１０８、第１メタル膜１１４ｃ、第２層間絶縁膜１１８及び第２メタル膜１２４ｃが順に積層され、第２メタル膜１２４ｃの上に形成された開口部を含む領域にバンプ１３２ｃが形成されている。バンプ１３２ｃの表面を頂面１３８ｃとし、高さを比較する際には、もっとも高い位置を頂面の高さとする。ヒューズ端子１０３ａには、第１の実施の形態と同様に、第１層間絶縁膜１０８及び第２層間絶縁膜１１８が積層されていない。よって、ダミー端子１０３ｃのチップ基板表面１３６から頂面１３８ｃまでの高さは、ヒューズ端子１０３ａのチップ基板表面１３６から頂面１３８ａまでの高さより２つの層間絶縁膜の厚さの分だけ高くなっている。第１の実施の形態では、放電に寄与する端子が、チップ端子であったため、ポリシリコン膜１０４ｂ、第１メタル膜１１４ｂ及び第２メタル膜１２４ｂのいずれかの導電層によって、デバイスチップの電源線へ電気的に接続されていた。第２の実施の形態では、放電に寄与する端子はダミー端子であるので、デバイスチップの電源線へ電気的に接続されていない。
【００６５】
このように、ヒューズ端子のバンプ１３２ａの周囲を、ダミー端子のバンプ１３２ｃで囲むことにより、外部機器と接続する際に、基板が外部機器の表面に対して傾いた状態で接触した際にも、ヒューズ端子ではなく隣接されたヒューズ保護用端子すなわちダミー端子が先に接する。ダミー端子のバンプ１３２ｃが外部基板と接触した時点で、ダミー端子と接続される外部基板が同電位になる。よって、外部基板が帯電していても、確実にダミー端子に先に放電を起こすので、ヒューズ端子が静電気で破壊されるのを防止できる。
【００６６】
図８に第２の実施の形態の変形例として、ダミー端子をデバイスチップの基準電圧を供給する電源配線１５０に保護素子１４８を介して電気的に接続した例を示す。ダミー端子は、第１メタル膜１１４ｃ或いは第２メタル膜１２４ｃによって、デバイスチップの電源配線１５０に保護素子１４８を介して電気的に接続されている。この場合、外部基板と接触して静電気の放電が起こった際に、保護素子１４８を介して確実に静電気を電源配線に対して放出し、外部機器と基板を同電位にするので、一層確実にヒューズ端子を静電破壊から保護することができる。
【００６７】
ここで、保護素子１４８は、ダイオードで形成されたものを一例として示したが、一般的に用いられている保護素子、例えば、トランジスタなどの別の素子によって構成しても良い。
【００６８】
上述の実施の形態では、多層配線層における各配線層すなわちメタル膜が、第１及び第２メタル膜の２層の場合について説明した。メタル膜の積層を２層ではなくさらに多層にすれば、層間絶縁膜の積層数も増加する。よって、層間絶縁膜の積層数に比例して各層間絶縁膜の膜厚の和は増加し、ヒューズ端子とチップ端子の基板表面から頂面までの高さの差が大きくなる。たとえば、メタル膜の積層を３層にし、ヒューズ端子形成領域の第３層間絶縁膜（第２メタル膜と第３メタル膜の間に形成する絶縁膜）に第１及び第２開口部と同様の第３開口部を形成して第３メタル膜と第２メタル膜を直接接続するように形成すれば、積層した第３層間絶縁膜の膜厚がヒューズ端子とチップ端子の頂面の高さの差に加えられる。よって、ヒューズ端子の各メタル膜は直接接続するように形成すれば、メタル膜の積層を増やして多層配線にするほど、ヒューズ端子とチップ端子の頂面の高さの差は大きくなり、より確実にチップ端子へ静電気が放電される。
【００６９】
また、各層間絶縁膜をＣＶＤにより形成した後、ＣＭＰ（chemical mechanical polishing：化学的機械的研磨）による平坦化を行っても良い。上述の実施の形態では、多層配線用のメタル膜を２層としたので、積層した膜の段差があまり大きくならず、ＣＭＰによる平坦化はほとんど必要がない。しかしながら、メタル層の積層が多い場合（一般的に４層以上積層する場合）には、各層間絶縁膜形成後にＣＭＰによる平坦化を行い、段差の形成を緩和する。本発明は、このＣＶＤ技術にも適用可能である。この場合、ＣＶＤによって形成する層間絶縁膜の膜厚は、ＣＭＰによって減少する膜厚を考慮して、ＣＭＰ後に残存する層間絶縁膜の膜厚の２〜３倍に設定すると良い。
【００７０】
【発明の効果】
この発明の半導体装置によれば、放電に寄与する端子の頂面がヒューズ端子の頂面よりも高く形成されているので、帯電した外部基板に実装する際にヒューズ端子よりも先に放電に寄与する端子が接触し静電気が放電される。ヒューズ端子が外部基板の端子と接触するときには、すでに静電気は放電されているため、ヒューズ端子に対して静電気の放電が起こることはない。よって、ヒューズを搭載したデバイスの静電破壊を防ぐことができる。
【００７１】
また、放電に寄与する端子の基板表面から頂面までの高さを、ヒューズ端子の基板表面から頂面までの高さより高く形成されているだけなので、ヒューズ端子に新たに保護回路を設ける必要が無く、チップ占有面積が増大しない。
【００７２】
この発明の半導体装置の製造方法によれば、ヒューズ端子の導電層を直接積層するように形成する以外は、同一の材料で同一に成膜することにより、容易に放電寄与端子のチップ基板表面から頂面までの高さを、ヒューズ端子のチップ基板表面から頂面までの高さより高く形成することができる。また、一般的な製造工程を組み合わせているので、特殊な工程を加える必要が無く、広い範囲のデバイスに対して適用できる。
【図面の簡単な説明】
【図１】この発明による第１の実施の形態の半導体装置についての説明に供する図である。
【図２】（Ａ）、（Ｂ）は、この発明による第１の実施の形態の半導体装置の構造についての説明に供する図である。
【図３】（Ａ）〜（Ｅ）は、この発明による第１の実施の形態の製造工程についての説明に供する断面図である。
【図４】（Ａ）〜（Ｄ）は、この発明による第１の実施の形態の製造工程についての説明に供する断面図である。
【図５】（Ａ）〜（Ｄ）は、この発明による第１の実施の形態の製造工程についての説明に供する断面図である。
【図６】この発明による第２の実施の形態の半導体装置についての説明に供する図である。
【図７】（Ａ）、（Ｂ）は、この発明による第２の実施の形態の半導体装置の構造についての説明に供する図である。
【図８】この発明の第２の実施の形態の半導体装置の変形例を示した図である。
【図９】ヒューズを搭載した増幅回路の一例を表した図である。
【図１０】一般的なＣＯＧ方式パッケージを概略的に表した図である。
【図１１】一般的な保護回路を表した回路図である。
【図１２】ＣＯＧ方式の実装工程における静電気放電現象の模式図である。
【符号の説明】
１０、１４０：デバイスチップ
１００：Ｓｉ基板
１０１ａ：ヒューズ端子形成領域
１０１ｂ：チップ端子形成領域
１０２：フィールド酸化膜
１０３ａ：ヒューズ端子
１０３ｂ：チップ端子
１０３ｃ：ダミー端子
１０４、１０４ａ、１０４ｂ、１０４ｃ：ポリシリコン膜
１０６ａ、１０６ｂ：ポリシリコン形成領域
１０８：第１層間絶縁膜
１１０：第１開口部
１１２ａ：第１開口領域
１１４、１１４ａ、１１４ａ’、１１４ｂ、１１４ｃ：第１メタル膜
１１６ａ、１１６ｂ：第１メタル形成領域
１１８：第２層間絶縁膜
１２０：第２開口部
１２２ａ：第２開口領域
１２４、１２４ａ、１２４ｂ、１２４ｃ：第２メタル膜
１２６ａ、１２６ｂ：第２メタル形成領域
１２８：保護膜
１２９ａ、１２９ｂ：保護膜開口部
１３０ａ、１３０ｂ：保護膜開口領域
１３２ａ、１３２ｂ、１３２ｃ：バンプ
１３４ａ、１３４ｂ：バンプ形成領域
１３６：チップ基板表面
１３８ａ、１３８ｂ、１３８ｃ：頂面
１４８：保護素子
１５０：基準電圧の電源配線
２００：オペアンプ
２０２、２１８：抵抗素子
２０４：帰還抵抗
２０６ａ、２０６ｂ、２０６ｃ：ヒューズ
２０８ａ、２０８ｂ、２０８ｃ：保護抵抗素子
２１０ａ、２１０ｂ、２１０ｃ：プルアップ抵抗素子
２１２：チップ端子
２１３：内部回路
２１４、２１６：保護ダイオード
２２０：インバータ
２３０：デバイスチップ
２３２：チップ端子のバンプ
２３４：ヒューズ端子のバンプ
２４０：外部基板
２４２：外部端子
２４４：接続済のデバイスチップ
２４６：放電

Claims (8)

  1. チップ基板表面に設けられたヒューズ端子と、
    該チップ基板表面の上側に設けられ、該チップ基板表面から頂面までの高さが、前記ヒューズ端子の頂面より高くして設けられた放電寄与端子とを具えることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記放電寄与端子は、チップ端子であることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記放電寄与端子を、ヒューズ端子を取りまくように設けられたダミー端子で構成することを特徴とする半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記ダミー端子が、基準電圧電源に電気的に接続されていることを特徴とする半導体装置。
  5. 複数の導電層を順次に直接積層し、最上位の導電層上にバンプを設けてヒューズ端子を形成し、
    複数の導電層を順次に層間絶縁膜を介在させて積層し、最上位の導電層上にバンプを設けて放電寄与端子を形成し、
    前記ヒューズ端子における導電層の積層数と、前記放電寄与端子における導電層の積層数を同一数とし、かつ、前記ヒューズ端子及び放電寄与端子における互いに同一の積層番目の導電層は、同一材料で同一に成膜する
    ことを特徴とする半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    順次の前記導電層間に介在させる、複数の前記層間絶縁膜を、それぞれ前記ヒューズ端子の形成領域及び前記放電寄与端子の形成領域に亘って成膜し、
    前記層間絶縁膜の前記ヒューズ端子の形成領域内の膜部分を、該層間絶縁膜上に導電層を形成する前に除去する
    ことを特徴とする半導体装置の製造方法。
  7. 請求項５又は６に記載の半導体装置の製造方法において、
    前記ヒューズ端子と前記放電寄与端子とを離間して形成する
    ことを特徴とする半導体装置の製造方法。
  8. 請求項５〜７のいずれか一項に記載の半導体装置の製造方法において、
    前記放電寄与端子を、前記ヒューズ端子の周囲を囲むように形成する
    ことを特徴とする半導体装置の製造方法。
JP2003160232A 2003-06-05 2003-06-05 半導体装置及びその製造方法 Expired - Fee Related JP3850389B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003160232A JP3850389B2 (ja) 2003-06-05 2003-06-05 半導体装置及びその製造方法
US10/748,255 US7023070B2 (en) 2003-06-05 2003-12-31 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003160232A JP3850389B2 (ja) 2003-06-05 2003-06-05 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2004363341A JP2004363341A (ja) 2004-12-24
JP3850389B2 true JP3850389B2 (ja) 2006-11-29

Family

ID=33487478

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003160232A Expired - Fee Related JP3850389B2 (ja) 2003-06-05 2003-06-05 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7023070B2 (ja)
JP (1) JP3850389B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4852835B2 (ja) * 2004-09-02 2012-01-11 ソニー株式会社 回折格子−光変調装置集合体
US7629202B2 (en) * 2006-09-18 2009-12-08 International Business Machines Corporation Method and apparatus for electrostatic discharge protection using a temporary conductive coating
WO2011010702A1 (ja) * 2009-07-22 2011-01-27 株式会社村田製作所 アンチヒューズ素子
JP6355481B2 (ja) * 2014-08-25 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218130A (ja) 1992-01-31 1993-08-27 Nec Kansai Ltd Ｔａｂ式半導体装置及びその製造装置
JPH05343407A (ja) 1992-06-05 1993-12-24 Fujitsu Ltd 基板接続用バンプ電極
JP2002043432A (ja) * 2000-07-28 2002-02-08 Mitsubishi Electric Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20040245599A1 (en) 2004-12-09
US7023070B2 (en) 2006-04-04
JP2004363341A (ja) 2004-12-24

Similar Documents

Publication Publication Date Title
JP3657246B2 (ja) 半導体装置
JP5342154B2 (ja) 半導体装置の製造方法
JP4308671B2 (ja) ワイヤボンドパッドを有する半導体装置とその製作方法
US6784533B2 (en) Semiconductor device
US8575721B2 (en) Semiconductor device
US7723837B2 (en) Semiconductor device
US5889308A (en) Semiconductor device having an electrostatic discharging protection circuit using a non-ohmic material
US20060250139A1 (en) Bond pad structure comprising multiple bond pads with metal overlap
JP3013624B2 (ja) 半導体集積回路装置
JP2002110799A (ja) 半導体装置及びその製造方法
US20090212414A1 (en) Semiconductor chips having redistributed power/ground lines directly connected to power/ground lines of internal circuits and methods of fabricating the same
JP2004056147A (ja) 隣接受動素子チップが電気的に連結された半導体ウェーハ、受動素子及びこれを用いた半導体パッケージ
TW200924094A (en) Semiconductor device having bonding pad above low-k dielectric film and manufacturing method therefor
US6956747B1 (en) Semiconductor device
JP2001168093A (ja) 半導体装置
JP2007042718A (ja) 半導体装置
JP3217336B2 (ja) 半導体装置
JP2010135391A (ja) 半導体装置及び半導体装置の製造方法
JP3207347B2 (ja) 半導体装置
JP3850389B2 (ja) 半導体装置及びその製造方法
JP2008071931A (ja) 半導体装置
JP2006196487A (ja) 半導体装置
JP3290459B2 (ja) 半導体集積回路装置およびその製造方法
JP2004014645A (ja) 半導体装置
JP2822996B2 (ja) 半導体装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060829

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060829

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090908

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100908

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100908

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100908

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110908

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120908

Year of fee payment: 6

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120908

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees