JP3290459B2

JP3290459B2 - 半導体集積回路装置およびその製造方法

Info

Publication number: JP3290459B2
Application number: JP10080992A
Authority: JP
Inventors: 隆之宇田; 俊郎平本; 展雄丹場; 尚石田; 一泰秋元; 雅則小高; 扶田中; 潤廣川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-06-27
Filing date: 1992-04-21
Publication date: 2002-06-10
Anticipated expiration: 2017-06-10
Also published as: JPH05114655A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、冗長回路を有する半導
体集積回路装置に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】近年、半導体集積回路装置においては、
回路機能の向上や記憶容量の増大が進められている。

【０００３】しかし、回路機能の向上や記憶容量の増大
に伴って、半導体チップの製造歩留りを実用的水準以上
に保つことが困難となってきている。

【０００４】回路機能の向上や記憶容量の増大に伴い、
素子や配線等が微細となり、また、半導体チップが大形
となるので、異物等に起因する欠陥発生率が高くなるか
らである。

【０００５】この欠陥発生に起因する半導体チップの製
造歩留りの低下を抑制する技術として冗長構成技術があ
る。

【０００６】冗長構成技術は、予め半導体チップ内に欠
陥部分と置換できる予備エレメントを設けておき、欠陥
が発生した場合にその欠陥部分と予備エレメントとを置
換することによって、半導体チップを救済する技術であ
る。

【０００７】欠陥部分と予備エレメントとの切換えは、
冗長回路の一部を構成するヒューズの切断によって行わ
れている。ヒューズの切断方法には、例えばレーザによ
る方法と、電気的溶断による方法とがある。

【０００８】ヒューズは、通常、例えばポリシリコンか
らなる。この場合のヒューズは、製造上の容易性等の観
点から、例えばＭＯＳ・ＦＥＴのゲート電極をパターン
形成する際に同時にパターン形成されている。すなわ
ち、この場合のヒューズは、半導体チップの最下層に形
成されている。

【０００９】したがって、この場合のヒューズをレーザ
等によって切断する場合には、ヒューズの上方の絶縁膜
あるいは配線等の所定領域部分を除去してヒューズの一
部を露出させた後、その露出部分にレーザビームを照射
することにより切断が行われている。

【００１０】また、冗長回路の一部を構成するヒューズ
としては、例えば特開昭６２−１１９９３８号公報にも
記載がある。

【００１１】この文献のヒューズは、例えばモリブデン
（Ｍｏ）、タングステン（Ｗ）またはクロム（Ｃｒ）等
のような高融点金属からなる。

【００１２】この従来技術においては、ヒューズの切断
に際して、ヒューズを被覆する絶縁膜にヒューズの一部
が露出する開口部を穿孔した後、処理雰囲気を酸化性雰
囲気とした状態で、開口部から露出するヒューズにレー
ザビームを照射し、ビーム照射部のヒューズ材料を昇華
させ、ヒューズの切断を行っている。

【００１３】すなわち、ヒューズの切断に際して、ヒュ
ーズを酸化し、その融点を下げることにより、比較的低
いビームエネルギーでヒューズの切断を可能とし、レー
ザビームの照射によるヒューズ周囲の素子や配線へのダ
メージが抑制されている。

【００１４】

【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。

【００１５】すなわち、まず、上記いずれの従来技術の
場合もヒューズを切断する際に、ヒューズ上方の絶縁膜
あるいは配線等の所定領域部分を除去しなければならな
いので、ヒューズの切断処理が複雑となる問題があっ
た。

【００１６】この問題は、ヒューズを半導体チップの比
較的下層に設けた場合において、配線層が多層になる程
問題になる。ヒューズの上方の絶縁膜が厚くなる上、配
線層数が増えるので、それらの除去が困難になるからで
ある。

【００１７】また、上記いずれの従来技術の場合もヒュ
ーズを切断する領域の絶縁膜が開口されるので、その開
口部から不純物イオン等が侵入し、半導体集積回路装置
の信頼性が低下する問題があった。

【００１８】さらに、上記した半導体チップの最下層に
ヒューズを形成する従来技術の場合は、ヒューズの直上
に配線等を形成することができないので、配線のレイア
ウトルールに制約が生じる問題があった。また、冗長回
路の一部を構成するヒューズとその切断方法についての
従来技術として、特開平１−２９８７３９号公報に記載
されたものがある。しかしながら、かかる従来技術にお
いては、アルニミニウム（Ａｌ）配線の一部分をヒュー
ズとしたものであり、その上にはパッシベーション膜
（表面保護膜）が形成されており、半導体装置の信頼性
低下を招くことなくヒューズを切断するには、表面保護
膜の上方からエネルギービームを照射してＡｌ配線のヒ
ューズ箇所をその溶融温度以下での温度で高温アニール
した後に半導体基板を低温アニールを行わなければなら
ず、ヒューズの切断処理が複雑となる問題があった。

【００１９】本発明は上記課題に着目してなされたもの
であり、その目的は、冗長回路の一部を構成するヒュー
ズの切断処理を容易にすることのできる技術を提供する
ことにある。

【００２０】また、本発明の他の目的は、冗長回路の一
部を構成するヒューズの切断処理による半導体集積回路
装置の信頼性低下を抑制することのできる技術を提供す
ることにある。

【００２１】さらに、本発明の他の目的は、半導体集積
回路装置を構成する配線のレイアウトルールを緩和する
ことのできる技術を提供することにある。

【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００２３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２４】すなわち、第１の発明は、半導体チップに
形成された冗長回路の一部を構成するヒューズを遷移金
属によって構成するとともに、前記半導体チップの表面
保護膜上に設けた半導体集積回路装置構造とするもので
ある。

【００２５】第２の発明は、前記半導体チップの主面上
において、前記ヒューズの少なくとも切断領域に、前記
ヒューズを保護するためのヒューズ保護膜を形成した半
導体集積回路装置構造とするものである。

【００２６】第３の発明は、半導体チップに冗長回路を
有する半導体集積回路装置の製造方法であって、前記半
導体チップの上層の絶縁膜上に電極導体パターンをパタ
ーン形成する際に、前記冗長回路の一部を構成するヒュ
ーズを同時にパターン形成する半導体集積回路装置の製
造方法とするものである。

【００２７】第４の発明は、所定の反応ガス雰囲気中に
おいて、前記ヒューズの少なくとも切断領域にエネルギ
ービームを照射して選択的にＣＶＤを行いヒューズ保護
膜を形成する半導体集積回路装置の製造方法とするもの
である。

【００２８】第５の発明は、前記半導体チップの主面上
において、前記ヒューズの少なくとも切断領域に、前記
ヒューズを保護するためのヒューズ保護膜を形成した半
導体集積回路装置の製造方法であって、前記ヒューズを
レーザビームまたはフォーカスイオンビームによって切
断した後、そのヒューズの露出領域にエネルギービーム
を照射して選択的にＣＶＤを行いヒューズ保護膜を形成
する半導体集積回路装置の製造方法とするものである。

【００２９】第６の発明は、半導体チップを有する半導
体基板の表面保護膜上にＣＣＢバンプ用下地金属または
ＴＡＢ用下地金属をパターン形成する際、前記ＣＣＢバ
ンプ用下地金属またはＴＡＢ用下地金属の少なくとも一
部の構成材料を用いて、前記表面保護膜上に半導体チッ
プの冗長回路の一部であるヒューズを同時にパターン形
成する工程と、前記ヒューズの形成された半導体基板上
にヒューズ保護膜を堆積する工程と、前記ヒューズ保護
膜上に、前記ＣＣＢバンプ用下地金属またはＴＡＢバン
プ用下地金属上のヒューズ保護膜部分のみが露出するフ
ォトレジストパターンを形成する工程と、前記フォトレ
ジストパターンをエッチングマスクとして、前記ＣＣＢ
バンプ用下地金属またはＴＡＢバンプ用下地金属上のヒ
ューズ保護膜部分のみを除去する工程と、前記フォトレ
ジストパターンをデポジションマスクとして、前記半導
体基板上にＣＣＢバンプまたはＴＡＢバンプを形成する
ためのバンプ形成用金属を堆積する工程とを有する半導
体集積回路装置の製造方法とするものである。

【００３０】

【作用】上記した第１の発明によれば、ヒューズが初め
から露出しているので、従来のようなヒューズを被覆す
る絶縁膜あるいは配線等を除去する処理を行うことな
く、ヒューズを切断することができる。

【００３１】また、ヒューズを切断する際に、半導体チ
ップを被覆する絶縁膜に開口部を穿孔しないので、その
開口部から不純物イオン等が侵入する従来技術の問題を
回避することができる。

【００３２】さらに、ヒューズは表面保護膜上に設けら
れているので、表面保護膜下方の配線層内の配線がヒュ
ーズの有無によって従来程規制を受けないので、配線の
レイアウトルールを従来よりも緩和することができる。

【００３３】上記した第２の発明によれば、不純物イオ
ンや水分等に起因するヒューズの腐食、酸化および剥離
等を抑制することができるので、ヒューズの腐食、酸化
および剥離等に起因するヒューズ抵抗値の変動を抑制す
ることができ、ヒューズ抵抗値の変動に起因する冗長回
路の誤動作を抑制することが可能となる。

【００３４】上記した第３の発明によれば、電極導体パ
ターンをパターン形成する際に、ヒューズを同時にパタ
ーン形成するので、ヒューズをパターン形成するための
新たなフォトマスクを必要としない。また、ヒューズを
形成するために製造工程数が増加することもない。すな
わち、フォトマスクおよび製造工程数を増やすことな
く、ヒューズを形成することができる。

【００３５】上記した第４の発明によれば、フォトマス
クを増やすくとなく、また、製造工程数の大幅な増加を
招くことなく、ヒューズ保護膜を形成することが可能と
なる。

【００３６】上記した第５の発明によれば、切断処理に
よって露出したヒューズの露出部を再びヒューズ保護膜
によって被覆することにより、不純物イオンや水分等が
ヒューズの露出部から侵入するのを抑制することが可能
となる。

【００３７】上記した第６の発明によれば、下地金属上
のヒューズ保護膜部分をエッチング除去する時にエッチ
ングマスクとして用いたフォトレジストパターンを、バ
ンプ形成時のデポジションマスクとして用いることによ
り、フォトマスクを増やすことなく、また、製造工程数
の大幅な増加を招くことなく、ヒューズ保護膜を形成す
ることが可能となる。

【００３８】

【実施例１】図１は本発明の一実施例である半導体集積
回路装置の冗長回路の一部を構成するヒューズの断面
図、図２は図１のヒューズを有する半導体集積回路装置
の部分断面図、図３はＣＣＢバンプおよび下地金属の拡
大断面図、図４は図１のヒューズを有する半導体チップ
の全体拡大平面図、図５は図１のヒューズの接続状態を
示す回路図、図６は図１のヒューズおよびその下方の半
導体基板の拡大断面図、図７は図１のヒューズの全体拡
大平面図、図８〜図１２は図１のヒューズの形成方法例
を説明するための要部斜視図、図１３は切断処理中のヒ
ューズを示す半導体基板の要部断面図、図１４は切断処
理後のヒューズを示す半導体基板の要部断面図、図１５
は図１４の切断処理後のヒューズの全体平面図である。

【００３９】図２に示す本実施例１の半導体集積回路装
置は、例えばチップキャリア１ａである。

【００４０】チップキャリア１ａを構成するパッケージ
基板２は、例えばムライト等のようなセラミック材料か
らなる。

【００４１】パッケージ基板２の上下面には、それぞれ
電極３ａ，３ｂが形成されている。

【００４２】電極３ａ，３ｂは、パッケージ基板２の内
部に形成された、例えばタングステンからなる内部配線
４によって電気的に接続されている。

【００４３】パッケージ基板２の下面の電極３ｂには、
ＣＣＢ(Controlled Collapse Bonding) バンプ５が接合
されている。ＣＣＢバンプ５は、例えば3.５重量％程度
の銀（Ａｇ）を含有するスズ（Ｓｎ）／Ａｇ合金（融
点：２５０〜２６０℃程度）からなる。

【００４４】また、パッケージ基板２の上面の電極３ａ
には、ＣＣＢバンプ５よりも小径のＣＣＢバンプ６が接
合されている。ＣＣＢバンプ６は、例えば１〜５重量％
程度のＳｎを含有する鉛（Ｐｂ）／Ｓｎ合金（融点：３
２０〜３３０℃程度）からなる。

【００４５】ＣＣＢバンプ６は、半導体チップ７の主面
側に形成された下地金属（ＣＣＢバンプ用下地金属）Ｂ
ＬＭに接合されている。すなわち、半導体チップ７は、
ＣＣＢバンプ６を介してパッケージ基板２の電極３ａ上
に実装されている。なお、ＢＬＭは、Ball Limitting M
etalization の略である。

【００４６】下地金属ＢＬＭは、図３に示すように、例
えば三種類の金属層８ａ〜８ｃが下層から順に積層され
て構成されている。

【００４７】最下層の金属層８ａは、例えばＣｒからな
り、その厚さは、例えば0.０５〜０．２μｍ程度であ
る。また、中間の金属層８ｂは、例えば銅（Ｃｕ）から
なり、その厚さは、例えば０．５〜2.０μｍ程度であ
る。さらに、最上層の金属層８ｃは、例えば金（Ａｕ）
からなり、その厚さは、例えば0.１〜0.２μｍ程度であ
る。

【００４８】このような金属層８ａ〜８ｃによって構成
された下地金属ＢＬＭは、表面保護膜９に穿孔されたス
ルーホール１０を通じて引出し電極１１と電気的に接続
されている。

【００４９】表面保護膜９は、例えば二酸化ケイ素（Ｓ
ｉＯ₂)、あるいは窒化ケイ素（Ｓｉ₃Ｎ₄）とＳｉＯ₂
との積層膜からなり、半導体チップ７上に形成された絶
縁膜のうちの最終絶縁膜である。

【００５０】引出し電極１１は、例えばアルミニウム
（Ａｌ）またはＡｌ合金からなり、半導体チップ７（図
２参照）の主面に形成された後述する半導体集積回路と
電気的に接続されている。

【００５１】半導体チップ７は、図２に示すように、キ
ャップ１２によって気密封止されている。キャップ１２
は、例えば窒化アルミニウム（ＡｌＮ）からなり、封止
用半田１３を介してパッケージ基板２の上面に接合され
ている。封止用半田１３は、例えば１０重量％程度のＳ
ｎを含有するＰｂ／Ｓｎ合金（融点：２９０〜３００℃
程度）からなる。

【００５２】なお、キャップ１２とパッケージ基板２と
の接合部におけるパッケージ基板２およびキャップ１２
のそれぞれの表面には、封止用半田１３の濡れ性を良好
にするために、例えばＡｕ／ニッケル（Ｎｉ）／チタン
（Ｔｉ）からなる接合用金属層１４が形成されている。

【００５３】また、半導体チップ７の裏面は、伝熱用半
田１５を介してキャップ１２の下面と接合されている。
伝熱用半田１５は、例えば封止用半田１３と同一のＰｂ
／Ｓｎ合金からなる。なお、キャップ１２の下面にも、
伝熱用半田１５の濡れ性を良好にするために、上記した
接合用金属層１４が形成されている。

【００５４】次に、本実施例１の半導体チップ７の主面
側の全体平面図を図４に示す。半導体チップ７の主面に
は、例えば論理付きＳＲＡＭ（Static RAM）回路等のよ
うな半導体集積回路が形成されている。半導体集積回路
は、例えばＢｉＣ−ＭＯＳで形成されている。

【００５５】半導体チップ７の主面中央には、例えば論
理付きＳＲＡＭ回路を構成する所定の論理回路ブロック
（図示せず）が配置されている。

【００５６】また、半導体チップ７の主面両側には、例
えば同一のワード・ビット構成のメモリ回路ブロックＭ
が複数配置されている。

【００５７】メモリ回路ブロックＭの各々には、例えば
所定数のＭＯＳ・ＦＥＴからなるメモリセル及びメモリ
の周辺回路が複数形成されている。

【００５８】そして、各メモリ回路ブロックＭには、例
えば予備メモリセル（図示せず）が形成されている。予
備メモリセルは、欠陥メモリセル（図示せず）が発生し
た場合に、その欠陥メモリセルと置換される予備のメモ
リセルである。すなわち、本実施例１の半導体チップ７
には、冗長回路が形成されている。

【００５９】欠陥メモリセルと予備メモリセルとの切換
えを行うための後述するヒューズは、例えば各メモリ回
路ブロックＭ内の領域Ｆに形成されている。

【００６０】領域Ｆは、例えばメモリの周辺回路形成領
域上で、かつ、ＣＣＢバンプ６の間に形成されている。
なお、ＣＣＢバンプ６はメモリセル形成領域上に形成し
なくてもよい。

【００６１】ヒューズの接続状態を図５に示す。接地ラ
インＧＮＤと電源ラインＶ_EEとの間には、ヒューズ１６
および抵抗Ｒ₁が直列に接続されている。

【００６２】なお、接地ラインＧＮＤには、例えば０Ｖ
程度の電圧が供給され、電源ラインＶ_EEには、例えば−
４Ｖ程度の負の電圧が供給されている。また、抵抗Ｒ₁
は、例えば２００ＫΩ程度である。ヒューズ１６の抵抗
はヒューズ材料によるが、例えば１０Ω程度である。

【００６３】ヒューズ１６と抵抗Ｒ₁の間の端子Ｔに
は、抵抗Ｒ₂とダイオードＤ₃が接続されている。また
抵抗Ｒ₁,Ｒ₂は、それぞれダイオードＤ₁,Ｄ₂を通して
接地ラインＧＮＤに接続されている。

【００６４】ヒューズ１６および抵抗Ｒ₁の端子Ｔは、
抵抗Ｒ₂を通して、例えばｎチャネルＭＯＳ・ＦＥＴ
（以下、ｎＭＯＳという）１７のゲート電極に接続され
ている。

【００６５】ダイオードＤ₁〜Ｄ₃,抵抗Ｒ₂の目的は、
レーザ切断時に発生した電荷が、ＭＯＳのゲート部に達
し、ゲート破壊を起こすのを防止するためである。すな
わち、正電荷が発生した場合、その正電荷は、ダイオー
ドＤ₁,Ｄ₂により接地ラインＧＮＤへ逃げ、負電荷が発
生した場合、その負電荷は、ダイオードＤ₃により電源
ラインＶ_EEへ逃げるようになっている。また、逃げきれ
ない電荷は抵抗Ｒ₂によりエネルギーを失うので、ＭＯ
Ｓのゲートの破壊は起こらない。

【００６６】そして、ｎＭＯＳ１７は、図示しない予備
デコーダ回路内の切換え回路部に接続されている。切換
え回路部は、ヒューズ１６の切断によって、欠陥メモリ
セルと、予備メモリセルとを置換するための回路部であ
る。

【００６７】本実施例１においては、ヒューズ１６が図
５に示したように接続されている場合、ｎＭＯＳ１７の
ゲート電極には抵抗Ｒ₁がヒューズ１６の抵抗より充分
に大きいので、ヒューズ１６及び抵抗Ｒ₂を通して接地
ラインＧＮＤの電圧（例えば０Ｖ程度）が供給される。
従って、ｎＭＯＳ１７が「ＯＮ」状態となり、切換え回
路部が非動作状態となるようになっている。

【００６８】一方、図５には図示はしないが、ヒューズ
１６が切断された場合は、ｎＭＯＳ１７のゲート電極に
抵抗Ｒ₁を通して負電源ラインＶ_EEの電圧（例えば−４
Ｖ程度）が供給されるので、ｎＭＯＳ１７が「ＯＦＦ」
状態となり、切換え回路部が動作し、欠陥メモリセルと
予備メモリセルとの置換が行われるようになっている。

【００６９】ところで、本実施例１においては、後述す
るように、ヒューズ１６が、上記した下地金属ＢＬＭの
構成材料によって構成されている。すなわち、ヒューズ
１６は、耐腐食性に優れている。

【００７０】そこで、本実施例１においては、図１に示
すように、ヒューズ１６が、表面保護膜９の上面に露出
された状態で形成されている。

【００７１】このため、本実施例１においては、レーザ
等によるヒューズ１６の切断に際し、例えば表面保護膜
９に開口部を形成する必要がないので、ヒューズ１６の
切断処理が容易となる上、その開口部から不純物イオン
等が侵入する現象を防止することが可能となっている。

【００７２】ヒューズ１６の拡大断面図を図６に示す。
図６に示す半導体基板１８は、例えばｐ形のシリコン
（Ｓｉ）単結晶からなる。

【００７３】半導体基板１８には、例えば埋め込み層１
９が形成されている。埋め込み層１９には、例えばｎ形
不純物であるアンチモン（Ｓｂ）あるいはヒ素（Ａｓ）
が導入されている。

【００７４】埋め込み層１９の上層には、例えばｐ形Ｓ
ｉ単結晶からなるエピタキシャル層２０が形成されてい
る。エピタキシャル層２０には、引出し拡散層２１およ
び抵抗用拡散層２２ａ，２２ｂが形成されている。

【００７５】引出し拡散層２１には、例えばｎ形不純物
であるリン（Ｐ）またはＡｓが導入されている。また、
抵抗用拡散層２２ａ，２２ｂには、例えばｐ形不純物で
あるホウ素（Ｂ）が導入されている。

【００７６】図５に示した抵抗Ｒ₁および抵抗Ｒ₂の抵
抗値は、抵抗用拡散層２２ａ，２２ｂの間のエピタキシ
ャル層２０の抵抗値によって設定されている。

【００７７】また、図５のダイオードＤ₁〜Ｄ₃はエピ
タキシャル層２０とｎ型埋め込み層１９によって形成さ
れている。すなわち、この構造では抵抗とダイオードが
一体となっている。

【００７８】なお、抵抗やダイオード等のような素子
は、分離溝２３およびフィールド絶縁膜２４によって電
気的に分離されている。

【００７９】半導体基板１８上には、例えばＳｉＯ₂か
らなる層間絶縁膜２５ａ〜２５ｅおよび上記表面保護膜
９が下層から順に堆積されている。

【００８０】層間絶縁膜２５ａ〜２５ｅのうち、例えば
層間絶縁膜２５ａ〜２５ｃは、その上面が平坦化されて
いる。

【００８１】これは、ヒューズ１６の下方の表面保護膜
９の上面を平坦にすることによって、下地の段差に起因
するヒューズ１６の断線不良を抑制し、ヒューズ１６の
信頼性を確保するためでもある。

【００８２】層間絶縁膜２５ａ，２５ｂの間には、例え
ばＡｌまたはＡｌ合金からなる第１層配線２６ａ1 〜２
６ａ4 が形成されている。

【００８３】そのうち、第１層配線２６ａ1 ，２６ａ4
は、層間絶縁膜２５ａに穿孔されたスルーホール２７ａ
1 ，２７ａ4 を通じて、それぞれ引出し拡散層２１，２
１と電気的に接続されている。

【００８４】また、第１層配線２６ａ2 ，２６ａ3 は、
層間絶縁膜２５ａに穿孔されたスルーホール２７ａ2 ，
２７ａ3 を通じて、それぞれ抵抗用拡散層２２ａ，２２
ｂと電気的に接続されている。

【００８５】層間絶縁膜２５ｂ，２５ｃの間には、例え
ばＡｌまたはＡｌ合金からなる第２層配線２６ｂ1 ，２
６ｂ2 が形成されている。

【００８６】そのうち、第２層配線２６ｂ1 は、層間絶
縁膜２５ｂに穿孔されたスルーホール２７ｂ1 を通じ
て、第１層配線２６ａ1 と電気的に接続されている。

【００８７】また、第２層配線２６ｂ2 は、層間絶縁膜
２５ｂに穿孔されたスルーホール２７ｂ2 を通じて、第
１層配線２６ａ3 と電気的に接続されている。

【００８８】層間絶縁膜２５ｃ，２５ｄの間には、例え
ばＡｌまたはＡｌ合金からなる第３層配線２６ｃ1 ，２
６ｃ2 が形成されている。

【００８９】そのうち、第３層配線２６ｃ1 は、層間絶
縁膜２５ｃに穿孔されたスルーホール２７ｃ1 を通じ
て、第２層配線２６ｂ1 と電気的に接続されている。

【００９０】なお、第３層配線２６ｃ1 は、例えば図５
に示した接地ラインＧＮＤと電気的に接続されている。

【００９１】また、第３層配線２６ｃ2 は、層間絶縁膜
２５ｃに穿孔されたスルーホール２７ｃ2 を通じて、第
２層配線２６ｂ2 と電気的に接続されている。

【００９２】層間絶縁膜２５ｄ，２５ｅの間には、例え
ばＡｌまたはＡｌ合金からなる第４層配線２６ｄ1 ，２
６ｄ2 が形成されている。

【００９３】そのうち、第４層配線２６ｄ2 は、層間絶
縁膜２５ｄに穿孔されたスルーホール２７ｄ1 を通じ
て、第３層配線２６ｃ2 と電気的に接続されている。

【００９４】なお、第４層配線２６ｄ1 は、例えば図５
に示した接地ラインＧＮＤと電気的に接続されている。

【００９５】層間絶縁膜２５ｅ上には、例えばＡｌまた
はＡｌ合金からなる第５層配線２６ｅ1 ，２６ｅ2 が形
成されている。

【００９６】そのうち、第５層配線２６ｅ2 は、層間絶
縁膜２５ｅに穿孔されたスルーホール２７ｅ1 を通じ
て、第４層配線２６ｄ2 と電気的に接続されている。

【００９７】なお、第５層配線２６ｅ1 は、例えば図５
に示した接地ラインＧＮＤと電気的に接続されている。

【００９８】そして、本実施例１においては、第３層配
線２６ｃ1 、第４層配線２６ｄ1 および第５層配線２６
ｅ1 の一部が、ヒューズ１６の下方にも延在されてい
る。

【００９９】これは、例えば次の二つの理由による。第
１は、ヒューズ１６の下方の表面保護膜９の上面を平坦
にすることにより、下地の段差に起因するヒューズ１６
の断線不良を抑制し、ヒューズ１６の信頼性を確保する
ためである。

【０１００】第２は、レーザ等によるヒューズ１６の切
断処理に際し、第３層配線２６ｃ1、第４層配線２６ｄ1
および第５層配線２６ｅ1 にレーザ遮蔽体（エネルギ
ービーム遮蔽体）としての機能を持たせることにより、
レーザ等の照射による、ヒューズ１６の下方の素子や配
線等へのダメージを抑制するためである。

【０１０１】また、第３層配線２６ｃ1 、第４層配線２
６ｄ1 および第５層配線２６ｅ1 と、レーザ遮蔽体とを
一体とした理由は、例えばレーザ遮蔽体を孤立させてお
くと、レーザ照射時に発生した電荷等のようなキャリア
がレーザ遮蔽体に帯電し、それによって素子や配線等に
ダメージを与える可能性があるので、それを防止するた
めである。

【０１０２】表面保護膜９上には上記したヒューズ１６
が形成されている。ところで、ヒューズ１６の切断箇所
１６ａを図３に示した下地金属ＢＬＭの三種類の金属層
８ａ〜８ｃによって構成すると、レーザ等による切断処
理が困難となる。

【０１０３】そこで、本実施例１においては、ヒューズ
１６の切断箇所１６ａが、例えば金属層８ａのみによっ
て構成されている。すなわち、切断箇所１６ａは、例え
ばＣｒ層のみによって構成されている。

【０１０４】金属層８ａの両端、すなわち、ヒューズ１
６の両端は、表面保護膜９に穿孔されたスルーホール２
７ｆ1 ，２７ｆ2 を通じて、それぞれ第５層配線２６ｅ
1 ，２６ｅ2 と電気的に接続されている。

【０１０５】ただし、ヒューズ１６の非切断箇所１６ｂ
1 ，１６ｂ2 は、金属層８ａ〜８ｃが図６の下層から順
に積層されて構成されている。

【０１０６】そして、本実施例１においては、非切断箇
所１６ｂ2 が、第５層配線２６ｅ1，２６ｅ2 間の表面
保護膜９上面に形成された段差部上にかかるように配置
されている。これは、下地の段差部分に三層の８ａ〜８
ｃからなる非切断個所１６ｂ２を配置することにより、
下地の段差に起因するヒューズ１６の断線不良を抑制
し、ヒューズ１６の信頼性を確保するためである。

【０１０７】ヒューズ１６の全体拡大平面図を図７に示
す。ヒューズ１６は、図７に示すように、必要に応じて
複数配置されている。

【０１０８】各ヒューズ１６の切断箇所１６ａは、切断
し易いように他の部分よりも細くなっている。本実施例
１において切断箇所１６ａの幅Ｗ1 は、例えば１５μｍ
以下である。

【０１０９】また、ヒューズ１６の非切断箇所１６ｂ1
は、各切断箇所１６ａに共通に接続されているととも
に、その一部が、ヒューズ１６群の外周の一部を囲むよ
うに延在されている。すなわち、非切断箇所１６ｂ1
は、ガードリングとしての機能を有している。

【０１１０】非切断箇所１６ｂ1 にガードリングとして
の機能を持たせたのは、例えば次の理由による。

【０１１１】第１は、静電気等により外部からヒューズ
１６に高電圧が印加されるのを抑制し、ヒューズ１６の
断線不良を抑制するためである。

【０１１２】第２は、レーザ等によりヒューズ１６を切
断した際に発生した電荷等のようなキャリアを逃がし易
くし、他に悪影響を及ぼさないようにするためである。

【０１１３】第３は、不純物イオン等の侵入を抑制する
ためである。

【０１１４】また、本実施例１においては、非切断箇所
１６ｂ1 と、第５層配線２６ｅ1 とを接続するスルーホ
ール２７ｆ1 が、非切断箇所１６ｂ1 に沿って延在され
ている。

【０１１５】スルーホール２７ｆ1 を延在させた理由
は、ヒューズ１６と表面保護膜９との熱膨張係数の違い
等により表面保護膜９にクラック等が発生したとして
も、そのクラックが広がるのをスルーホール２７ｆ1 に
よって阻止するためである。

【０１１６】なお、ヒューズ１６のもう一方の非切断箇
所１６ｂ2 は、個々分離されて配置されている。

【０１１７】次に、本実施例１の半導体集積回路装置の
製造方法の例を図１〜図１５によって説明する。

【０１１８】ここでは、ヒューズ１６の形成方法を説明
した後、ヒューズ１６の切断方法を説明し、さらに半導
体チップ７をパッケージングするまでの工程を説明す
る。

【０１１９】なお、ヒューズ１６の形成工程から切断処
理工程は、半導体チップ７を半導体ウエハ（図示せず）
から分離する前に行う工程である。

【０１２０】まず、図８に示すように、表面保護膜９に
スルーホール１０およびスルーホール２７ｆ1 ，２７ｆ
2 （図６参照）をフォトリソグラフィ技術により同時に
穿孔した後、例えばスパッタリング法により表面保護膜
９上に金属層８ａ〜８ｃを下層から順に堆積する。

【０１２１】続いて、金属層８ｃ上にフォトレジスト
（以下、単にレジストという）膜を堆積し、これをフォ
トリソグラフィ技術によってパターンニングして、レジ
ストパターン２８ａ，２８ｂを形成する。

【０１２２】レジストパターン２８ａは、上記したヒュ
ーズ１６（図７参照）をパターン形成するためのパター
ンである。

【０１２３】レジストパターン２８ａのうちのパターン
部２８ａ1 は、ヒューズ１６の切断箇所１６ａ（図７参
照）を形成するための部分であり、パターン部２８ａ2
は、ヒューズ１６の非切断箇所１６ｂ２（図７参照）を
形成するための部分である。

【０１２４】本実施例１においては、レジストパターン
２８ａの形成に際して、パターン部２８ａ1 の幅Ｗ2
を、例えば金属層８ｂ，８ｃをパターンニングするため
のウエットエッチング工程の際のサイドエッチング量以
下に設定する。

【０１２５】レジストパターン２８ｂは、上記したＣＣ
Ｂバンプ６用の下地金属ＢＬＭ（図３参照）をパターン
形成するためのパターンである。

【０１２６】次いで、例えばウエットエッチング法によ
り、金属層８ｂ，８ｃをパターン形成する。この際、ウ
エットエッチングは、等方的に進行するので、図９に示
すように、レジストパターン２８ａ，２８ｂの外周下方
の金属層８ｂ，８ｃの一部分もエッチング除去される。

【０１２７】ところで、本実施例１においては、パター
ン部２８ａ1 の幅Ｗ2 をこのウエットエッチング工程の
際のサイドエッチング量以下に設定したので、金属層８
ｂ，８ｃのパターン形成が終了した時に、パターン部２
８ａ1 の下方には、図１０に示すように、金属層８ａの
みしか残らない。

【０１２８】なお、パターン部２８ａ2 の下方には、金
属層８ｂ，８ｃが残るので、レジストパターン２８ａ
は、そのまま残る。すなわち、パターン部２８ａ1 は、
パターン部２８ａ2 に支持された状態で、そのまま残
る。

【０１２９】続いて、図１１に示すように、例えばレジ
ストパターン２８ａ，２８ｂをエッチングマスクとして
ドライエッチング法により金属層８ａをパターンニング
した後、レジストパターン２８ａ，２８ｂを除去して、
図１２に示すように、ヒューズ１６および下地金属ＢＬ
Ｍを同時に形成する。

【０１３０】このように本実施例１においては、ヒュー
ズ１６と下地金属ＢＬＭとを同時にパターン形成するの
で、ヒューズ１６を形成するための新たなフォトマスク
を製造する必要がないし、また、ヒューズ１６を形成す
るために新たな製造工程を追加することもない。

【０１３１】その後、下地金属ＢＬＭ上に上記ＣＣＢバ
ンプ６を、例えばリフトオフ法あるいはメタルマスク蒸
着法によって形成する。

【０１３２】次いで、半導体ウエハ上の各半導体チップ
７に対してプローブ検査を行った後、その検査の結果に
基づいて、図１３に示すように、例えば所定のヒューズ
１６の切断箇所１６ａにレーザビーム（エネルギービー
ム）ＬＢ₁を照射し、図１４および図１５に示すよう
に、そのヒューズ１６を切断する。

【０１３３】本実施例１においては、上記したようにヒ
ューズ１６の切断箇所１６ａが、一つの金属層８ａ（図
６参照）のみによって構成されているので、比較的低い
エネルギーでヒューズ１６を切断することが可能であ
る。

【０１３４】なお、本実施例１においては、レーザビー
ムＬＢ₁によるヒューズ切断処理を酸化性雰囲気中で行
う。これは、ヒューズ１６を酸化させ、昇華し易くする
ことで、ヒューズ切断処理を容易にするためである。

【０１３５】その後、再度プローブ検査を行い、検査に
合格しなかった半導体チップ７にフェイルマークを付け
た後、半導体ウエハから半導体チップ７を分離する。そ
して、分離された半導体チップ７のうちの良品のみを、
図２に示したパッケージ基板２上に実装した後、キャッ
プ１２によって気密封止し、チップキャリア１ａを製造
する。

【０１３６】このように本実施例１によれば、以下の効
果を得ることが可能となる。

【０１３７】(1).ヒューズ１６を表面保護膜９上に設け
たことにより、ヒューズ１６の切断処理に際して、従来
のようなヒューズを被覆する絶縁膜あるいは配線等を除
去する工程を必要としないので、ヒューズ１６の切断処
理を従来よりも容易にすることが可能となる。

【０１３８】(2).ヒューズ１６の切断処理に際して、半
導体チップ７を被覆する表面保護膜９に開口部を穿孔し
ないで済むので、その開口部から不純物イオン等が侵入
する従来技術の問題を回避することが可能となる。

【０１３９】(3).ヒューズ１６の切断箇所１６ａを金属
層８ａのみによって構成したことにより、レーザ等によ
るヒューズ１６の切断処理に際して、比較的低いエネル
ギーでヒューズ１６を切断することが可能となる。この
ため、レーザ照射等に起因するヒューズ１６下方の素子
や配線等へのダメージを抑制することが可能となる。

【０１４０】(4).ヒューズ１６の下方に、第３層配線２
６ｃ1 、第４層配線２６ｄ1 および第５層配線２６ｅ1
の一部を延在させ、その延在部分にレーザ遮蔽体として
の機能を持たせたことにより、レーザビームＬＢ₁等に
よるヒューズ１６の切断処理に起因するヒューズ１６下
方の素子や配線等へのダメージを抑制することが可能と
なる。

【０１４１】(5).第３層配線２６ｃ1 、第４層配線２６
ｄ1 および第５層配線２６ｅ1 とレーザ遮蔽体とを一体
としたことにより、レーザ照射時に発生した電荷等のよ
うなキャリアを第３層配線２６ｃ1 、第４層配線２６ｄ
1 および第５層配線２６ｅ1 を通じて逃がすことができ
るので、そのキャリアに起因する素子や配線等へのダメ
ージを抑制することが可能となる。

【０１４２】(6).ヒューズ１６の下方に第３層配線２６
ｃ1 、第４層配線２６ｄ1 および第５層配線２６ｅ1 の
一部を延在させ、ヒューズ１６下方の表面保護膜９の上
面を平坦としたことにより、下地段差に起因するヒュー
ズ１６の断線不良を抑制することができ、ヒューズ１６
の信頼性を確保することが可能となる。

【０１４３】(7).ヒューズ１６群の外周の一部に、ヒュ
ーズ１６の非切断箇所１６ｂ1 の一部を延在させ、その
延在部分にガードリングとしての機能を持たせたことに
より、静電気等によるヒューズ１６の断線不良を抑制す
ることが可能となる。また、ヒューズ１６の切断処理に
際して発生した電荷等のキャリアを非切断箇所１６ｂ1
を介して逃がすことが可能となる。さらに、不純物イオ
ン等の侵入を抑制することが可能となる。

【０１４４】(8).ヒューズ１６群の外周一部に沿ってス
ルーホール２７ｆ1 を延在させたことにより、ヒューズ
１６と表面保護膜９との熱膨張係数の違い等に起因して
表面保護膜９にクラックが発生したとしても、そのクラ
ックの広がりを抑制することが可能となる。

【０１４５】(9).上記(2) 〜(8) により、ヒューズ１６
を有する半導体チップ７の信頼性および歩留りを確保す
ることが可能となる。

【０１４６】(10). 下地金属ＢＬＭをパターン形成する
際に、ヒューズ１６を同時にパターン形成することによ
り、ヒューズ１６をパターン形成するための新たなフォ
トマスクを製造する必要がない。また、ヒューズ１６を
形成するために製造工程を追加することもない。すなわ
ち、フォトマスクおよび製造工程を増加させることな
く、ヒューズ１６を形成することが可能となる。

【０１４７】

【実施例２】図１６は本発明の他の実施例である半導体
集積回路装置の断面図、図１７はＴＡＢバンプおよびＴ
ＡＢ用下地金属の断面図、図１８は図１６に示した半導
体集積回路装置の冗長回路の一部を構成するヒューズの
断面図、図１９は図１８のヒューズの拡大断面図、図２
０は図１８に示したヒューズの平面図、図２１は切断処
理中のヒューズを示す半導体基板の要部断面図、図２２
は切断処理後のヒューズを示す半導体基板の要部断面図
である。

【０１４８】図１６に示す本実施例２の半導体集積回路
装置は、例えばＱＦＰ(Quad Flat Package）１ｂであ
る。

【０１４９】半導体チップ７は、ダイパッド２９上に実
装された状態で、例えばエポキシ樹脂等からなるパッケ
ージ本体３０によって封止されている。

【０１５０】そして、半導体チップ７は、ＴＡＢ(Tape
Automated Bonding)用のバンプ３１およびＴＡＢリード
３２を通じて、リード３３と電気的に接続されている。

【０１５１】なお、ＴＡＢ用のバンプ３１は、例えばＡ
ｕからなり、ＴＡＢリード３２は、例えばＣｕからな
り、リード３３は、例えば４２アロイからなる。

【０１５２】ＴＡＢ用のバンプ３１は、図１７に示すよ
うに、下地金属（ＴＡＢ用下地金属）ＩＦを介して引出
し電極１１と電気的に接続されている。

【０１５３】下地金属ＩＦは、例えば三種類の金属層８
ａ〜８ｃが下層から順に積層されて構成されている。

【０１５４】ただし、本実施例２において、金属層８ａ
は、例えばＴｉからなる。また、金属層８ｂは、Ｎｉか
らなる。さらに、金属層８ｃは、例えばＡｕからなる。

【０１５５】ところで、本実施例２においても、図１８
に示すように、ヒューズ１６が、表面保護膜９上に形成
されているとともに、下地金属ＩＦの構成材料によって
構成されている。

【０１５６】したがって、本実施例２においても、前記
実施例１と同様、ヒューズ１６の切断処理に際し、表面
保護膜９に開口部を形成する必要がないので、ヒューズ
１６の切断処理が容易となる上、その開口部から不純物
イオン等が侵入する現象を防止することが可能となって
いる。

【０１５７】ただし、本実施例２においても、ヒューズ
１６の切断箇所１６ａは、図１９に示すように、例えば
下地金属ＩＦ（図１７参照）を構成する金属層８ａのみ
によって構成されている。

【０１５８】したがって、本実施例２においても、前記
実施例１と同様、レーザビーム等によるヒューズ１６の
切断処理に際して、比較的低いエネルギーでヒューズ１
６を切断することが可能である。

【０１５９】また、ヒューズ１６の非切断箇所１６ｂ1
，１６ｂ2 は、下地金属ＩＦを構成する金属層８ａ〜
８ｃによって構成されている。

【０１６０】本実施例２においては、非切断箇所１６ｂ
1 ，１６ｂ2 が、表面保護膜９の下地段差にかかるよう
に配置されている。そして、切断箇所１６ａは、表面保
護膜９の比較的平坦な面上に形成されている。これは、
下地段差に起因するヒューズ１６の断線不良を抑制し、
ヒューズ１６の信頼性を確保するためである。

【０１６１】また、本実施例２においては、ヒューズ１
６の下方にレーザ遮蔽体が設けられていない。すなわ
ち、ヒューズ１６の下方に所定の配線を配置することが
可能となっている。このため、配線のレイアウトルール
を緩和することが可能になっている。

【０１６２】本実施例２のヒューズ１６の全体平面図を
図２０に示す。本実施例２においては、ヒューズ１６の
非切断箇所１６ｂ1 が、例えば個々分離された状態とな
っている。

【０１６３】このようなヒューズ１６は、前記実施例１
と同様、下地金属ＩＦと同時にパターン形成されてい
る。したがって、前記実施例１と同様、フォトマスクお
よび製造工程数を増加させることなく、ヒューズ１６を
形成することが可能である。

【０１６４】そして、ヒューズ１６の切断に際しては、
前記実施例１と同様、まず、半導体チップ７に対して行
ったプローブ検査の結果に基づいて、図２１に示すよう
に、所定のヒューズ１６の切断箇所１６ａにレーザビー
ムＬＢ₁を照射し、図２２に示すように、そのヒューズ
１６を切断する。

【０１６５】このように本実施例２によれば、前記実施
例１で得られた(1)〜(3) および(10)の効果の他に、次
の効果を得ることが可能となる。

【０１６６】すなわち、ヒューズ１６の下方にレーザ遮
蔽体を設けないことにより、ヒューズ１６の下方にも所
定の配線を配置できるので、従来よりも配線のレイアウ
トルールを緩和することが可能となる。

【０１６７】

【実施例３】図２３は本発明の他の実施例である半導体
集積回路装置の冗長回路の一部を構成するヒューズの全
体拡大平面図、図２４は図２３に示したヒューズの断面
図である。

【０１６８】本実施例３においては、図２３および図２
４に示すように、ヒューズ１６群の外周に、ヒーズ１６
と別体に形成されたガードリング３４が、ヒューズ１６
群を完全に取り囲むように配置されている。これによ
り、ガードリングの効果を前記実施例１の場合よりも向
上させることが可能となる。

【０１６９】ガードリング３４は、図２４に示すよう
に、ヒューズ１６を構成する金属層８ａ〜８ｃが下層か
ら順に積層されて構成されている。

【０１７０】したがって、本実施例３においては、ガー
ドリング３４も、ヒューズ１６や前記下地金属ＢＬＭ
（または下地金属ＩＦ）と同時にパターン形成されてい
る。

【０１７１】ただし、ヒューズ１６の切断箇所１６ａ
は、前記実施例１，２と同様、金属層８ａのみによって
構成されている。

【０１７２】また、ガードリング３４は、図２３および
図２４に示すように、表面保護膜９に穿孔されたスルー
ホール２７ｆ3 を通じて、平面環状の第５層配線２６ｅ
3 と電気的に接続されている。

【０１７３】スルーホール２７ｆ3 は、ガードリング３
４に沿って、ヒューズ１６群を完全に取り囲むように延
在されている。これにより、ヒューズ１６と表面保護膜
９との熱膨張係数の違い等に起因して表面保護膜９にク
ラックが発生したとしても、そのクラックが広がるのを
阻止することが可能となる。

【０１７４】また、ヒューズ１６の下方には、レーザ遮
蔽体３５が、第５層配線２６ｅ1 と別体に設けられてい
る。これにより、前記実施例１と同様、レーザ等による
ヒューズ１６の切断処理に起因するヒューズ１６下方の
素子や配線等へのダメージを抑制することが可能とな
る。

【０１７５】また、レーザ遮蔽体３５により、ヒューズ
１６の切断箇所１６ａ下方の表面保護膜９の上面が平坦
にされている。これにより、前記実施例１と同様、ヒュ
ーズ１６の信頼性を確保することが可能となる。

【０１７６】このように本実施例３によれば、前記実施
例１で得られた(1)〜(3) および(10)の効果の他に、次
の効果を得ることが可能となる。

【０１７７】(1).ヒューズ１６の下方に、レーザ遮蔽体
３５を設けたことにより、レーザ等によるヒューズ１６
の切断処理に起因するヒューズ１６下方の素子や配線等
へのダメージを抑制することが可能となる。

【０１７８】(2).ヒューズ１６の下方に、レーザ遮蔽体
３５を設け、ヒューズ１６下方の表面保護膜９の上面を
平坦にしたことにより、下地段差に起因するヒューズ１
６の断線不良を抑制することができ、ヒューズ１６の信
頼性を確保することが可能となる。

【０１７９】(3).ヒューズ１６群を完全に取り囲むよう
に、ガードリング３４を配置したことにより、ガードリ
ングの効果を前記実施例１の場合よりも向上させること
が可能となる。

【０１８０】(4).ヒューズ１６群を完全に取り囲むよう
にスルーホール２７ｆ3 を延在させたことにより、ヒュ
ーズ１６と表面保護膜９との熱膨張係数の違い等に起因
して表面保護膜９にクラックが発生したとしても、その
クラックの広がりを阻止することが可能となる。

【０１８１】

【実施例４】図２５は本発明の他の実施例である半導体
集積回路装置の冗長回路の一部を構成するヒューズの全
体拡大平面図、図２６は図２５に示したヒューズの要部
断面図である。

【０１８２】本実施例４においては、図２５および図２
６に示すように、ヒューズ１６の非切断箇所１６ｂ1
が、ヒューズ１６群を完全に取り囲むように延在され、
ガードリングを兼ねている。

【０１８３】本実施例４においては、非切断箇所１６ｂ
1 がガードリングを兼ねるので、ヒューズ１６の配置領
域の面積を前記実施例３より縮小することが可能となっ
ている。その上、本実施例４の場合、大幅な面積増大を
招くことなく、前記実施例３の場合よりもヒューズ１６
の数を増やすことが可能となっている。

【０１８４】また、非切断箇所１６ｂ1 は、図２５およ
び図２６に示すように、表面保護膜９に穿孔されたスル
ーホール２７ｆ4 を通じて、平面環状の第５層配線２６
ｅ4と電気的に接続されている。

【０１８５】スルーホール２７ｆ4 は、非切断箇所１６
ｂ1 に沿って、ヒューズ１６群を完全に取り囲むように
延在されている。これにより、前記実施例３と同様、ヒ
ューズ１６と表面保護膜９との熱膨張係数の違い等に起
因して表面保護膜９にクラックが発生したとしても、そ
のクラックが広がるのを阻止することが可能となってい
る。

【０１８６】第５層配線２６ｅ4 は、前記実施例１と同
様、その一部がヒューズ１６の下方に延在され、レーザ
遮蔽体の機能を有している。

【０１８７】これにより、前記実施例１と同様、レーザ
ビーム等によるヒューズ１６の切断処理に起因するヒュ
ーズ１６下方の素子や配線等へのダメージを抑制するこ
とが可能となっている。

【０１８８】また、前記実施例１と同様、第５層配線２
６ｅ4 の延在された部分によって、ヒューズ１６の切断
箇所１６ａ下方の表面保護膜９の上面が平坦にされてい
るので、ヒューズ１６の断線不良等が抑制され、ヒュー
ズ１６の信頼性を確保することが可能となっている。

【０１８９】このように本実施例４によれば、前記実施
例１で得られた(1)〜(6),(9) および(10)の効果の他
に、次の効果を得ることが可能となる。

【０１９０】(1).ヒューズ１６群を完全に取り囲むよう
に非切断箇所１６ｂ1 を配置したことにより、ガードリ
ングの効果を前記実施例１の場合よりも向上させること
が可能となる。

【０１９１】(2).ヒューズ１６群を完全に取り囲むよう
にスルーホール２７ｆ4 を延在させたことにより、ヒュ
ーズ１６と表面保護膜９との熱膨張係数の違い等に起因
して表面保護膜９にクラックが発生したとしても、その
クラックの広がりを阻止することが可能となる。

【０１９２】(3).非切断箇所１６ｂ1 がガードリングを
兼ねるので、ヒューズ１６の領域の面積を前記実施例３
よりも縮小することが可能となる。その上、大幅な面積
増大を招くことなく、前記実施例３の場合よりもヒュー
ズ１６の数を増やすことが可能となる。

【０１９３】

【実施例５】図２７は本発明の一実施例である半導体集
積回路装置の要部断面図、図２８〜図３１は図２７の半
導体集積回路装置の製造方法例の説明図、図３２〜図３
４は図２７の半導体集積回路装置のヒューズの切断方法
例の説明図である。

【０１９４】本実施例５においては、図２７に示すよう
に、ヒューズ１６が、表面保護膜９上に堆積されたヒュ
ーズ保護膜３６によって被覆され保護されている。これ
により、本実施例５においては、不純物イオンや水分等
に起因するヒューズ１６の腐食、酸化および剥離等を抑
制することが可能になっている。

【０１９５】ヒューズ保護膜３６は、例えばＳｉＯ₂か
らなり、下地金属ＢＬＭの上面を除く、半導体チップ７
の主面上のほぼ全面に堆積されている。ヒューズ保護膜
３６の厚さは、例えばヒューズ保護膜３６の材料やヒュ
ーズ保護膜３６の形成後の熱処理条件等によって変わる
ので一概に言えないが、例えば５０ｎｍ〜５００ｎｍ程
度の範囲に設定されている。

【０１９６】これは、ヒューズ保護膜３６が薄すぎる
と、不純物イオンや水分等が浸透してしまうおそれがあ
り、厚すぎると、ヒューズ１６の切断時にヒューズ保護
膜３６にクラックが入り、切断対象のヒューズ１６に隣
接する他のヒューズ１６に悪影響を及ぼす可能性がある
ことを考慮したためである。

【０１９７】次に、本実施例５の半導体集積回路装置の
製造方法例を図２８〜図３１によって説明する。

【０１９８】まず、図２８に示すように、ヒューズ保護
膜３６をヒューズ１６および下地金属ＢＬＭを被覆する
ようにＣＶＤ法等によって表面保護膜９上に堆積した
後、ヒューズ保護膜３６上にレジスト膜２８を塗布す
る。なお、この段階は、半導体チップ７を半導体ウエハ
（図示せず）から切り出す前の段階である。

【０１９９】続いて、レジスト膜２８をフォトリソグラ
フィ技術によってパターニングし、図２９に示すよう
に、表面保護膜９上に下地金属ＢＬＭの上面上のヒュー
ズ保護膜３６部分のみが露出するようなレジストパター
ン２８ｃを形成する。

【０２００】その後、レジストパターン２８ｃをエッチ
ングマスクとして、下地金属ＢＬＭの上面上のヒューズ
保護膜３６部分をエッチング除去する。これにより、図
３０に示すように、下地金属ＢＬＭの上面が露出する。

【０２０１】最後に、レジストパターン２８ｃを図３１
に示すように除去した後、下地金属ＢＬＭ上に、図２７
に示したＣＣＢバンプ６を形成する。

【０２０２】次に、本実施例５の半導体集積回路装置の
ヒューズ１６の切断方法例を図３２〜図３４によって説
明する。

【０２０３】まず、真空処理室中において、図３２に示
すように、ヒューズ保護膜３６の所定部分に、例えば集
束イオンビームＦＩＢを照射して、そのヒューズ保護膜
３６部分を除去する。そして、これにより、ヒューズ１
６の一部を露出させる。なお、この処理は、半導体チッ
プ７を半導体ウエハ（図示せず）から切り出す前でも切
り出した後でも良い。

【０２０４】続いて、真空を破らずに連続して、図３３
に示すように、ヒューズ１６の切断箇所１６ａに集束イ
オンビームＦＩＢを照射してヒューズ１６を切断する。

【０２０５】このヒューズ１６は、集束イオンビームＦ
ＩＢによって切断することに限定されるものではなく種
々変更可能であり、例えばレーザビームによって切断し
ても良い。レーザビームにより切断する場合、ビームは
ヒューズ保護膜を透過し、ヒューズにより吸収され、ヒ
ューズは熱により気化され切断される。

【０２０６】ただし、集束イオンビームＦＩＢを用いた
場合、レーザビームを用いた場合と比較して、次の第１
〜第３の効果が得られる。

【０２０７】第１に、レーザビームの場合は、ヒューズ
１６を気化膨張させる時の衝撃によってヒューズ保護膜
３６を破壊するので、その衝撃によってヒューズ保護膜
３６にクラック等が発生し易いが、集束イオンビームＦ
ＩＢの場合は、ヒューズ保護膜３６をイオンによってエ
ッチング除去するので、ヒューズ保護膜３６にクラック
等が発生し難い。

【０２０８】第２に、レーザビームの場合は、ビームが
透明膜を透過してヒューズ１６の下方の素子や配線等に
もダメージを与えてしまうおそれがあるが、集束イオン
ビームＦＩＢの場合はそのような心配がない。

【０２０９】第３に、レーザビームの場合は、ヒューズ
１６の気化膨張時の衝撃によってヒューズ保護膜３６を
破壊するので、ヒューズ保護膜３６の破片が異物等とな
るおそれがあるが、集束イオンビームＦＩＢの場合はそ
のような心配がない。

【０２１０】このようにしてヒューズ１６を切断した
後、本実施例５においては、所定の反応ガス雰囲気中に
おいて、図３４に示すように、ヒューズ切断処理により
露出したヒューズ１６の露出部に、例えばレーザビーム
（エネルギービーム）ＬＢ₂を照射して選択的にＣＶＤ
を行い、その露出部を被覆するヒューズ保護膜３６ａを
形成する。ヒューズ保護膜３６ａも、例えばＳｉＯ₂か
らなる。これにより、不純物イオンや水分等がヒューズ
１６の露出部から侵入するのを抑制することが可能とな
る。なお、ヒューズ保護膜３６ａの形成に際しては反応
ガスをガスノズル等により膜の形成領域のみに供給する
ようにしてもよい。

【０２１１】ただし、ヒューズ保護膜３６ａを形成する
際のエネルギービームは、レーザビームＬＢ₂に限定さ
れるものではなく種々変更可能であり、例えば集束イオ
ンビームや電子ビームを用いても良い。また、ヒューズ
保護膜３６ａを、例えば通常のフォトリソグラフィ技術
によってパターン形成しても良い。

【０２１２】このように本実施例５においては、以下の
効果を得ることが可能となる。

【０２１３】(1).半導体チップ７の表面保護膜９上に形
成されたヒューズ１６をヒューズ保護膜３６によって被
覆したことにより、不純物イオンや水分等に起因するヒ
ューズ１６の腐食、酸化および剥離等を抑制することが
できるので、ヒューズ１６の腐食、酸化および剥離等に
起因するヒューズ抵抗値の変動を抑制することができ、
ヒューズ抵抗値の変動に起因する冗長回路の誤動作を抑
制することが可能となる。

【０２１４】(2).ヒューズ１６を集束イオンビームＦＩ
Ｂによって切断することにより、ヒューズ切断処理時に
ヒューズ保護膜３６にクラック等が発生するのを抑制す
ることが可能となる。また、ヒューズ切断処理時にヒュ
ーズ１６の下方の素子や配線等に与えるダメージを低減
することが可能となる。さらに、ヒューズ切断処理時に
発生する異物等を低減することが可能となる。

【０２１５】(3).ヒューズ切断処理により露出したヒュ
ーズ１６の露出部を再びヒューズ保護膜３６ａによって
被覆することにより、不純物イオンや水分等がヒューズ
１６の露出部から侵入するのを抑制することができるの
で、ヒューズ１６の腐食、酸化および剥離等を抑制する
ことが可能となる。

【０２１６】(4).上記(1) 〜(3) により、半導体集積回
路装置の歩留りおよび信頼性を向上させることが可能と
なる。

【０２１７】

【実施例６】図３５および図３６は本発明の他の実施例
である半導体集積回路装置の製造方法例の説明図であ
る。

【０２１８】本実施例６においては、半導体集積回路装
置の構造は、図２７に示した前記実施例５と同様である
が、その製造方法が異なる。以下、本実施例６の半導体
集積回路装置の製造方法例を図３５および図３６によっ
て説明する。

【０２１９】まず、前記実施例５と同様にして、図３５
に示すように、ヒューズ保護膜３６上に下地金属ＢＬＭ
の上面上のヒューズ保護膜３６部分のみが露出するレジ
ストパターン２８ｃを形成した後、そのレジストパター
ン２８ｃをエッチングマスクとして下地金属ＢＬＭ上の
ヒューズ保護膜３６部分をエッチング除去する。なお、
この段階は、前記実施例５と同様、半導体チップ７（図
２７参照）を半導体ウエハ（図示せず）から切り出す前
の段階である。

【０２２０】続いて、本実施例６においては、図３６に
示すように、レジストパターン２８ｃを残したまま半導
体ウエハ上に、例えばＣＣＢバンプ６（図２７参照）を
形成するためのＰｂ／Ｓｎ合金等からなる半田（バンプ
形成用金属）３７を蒸着法等によって堆積する。

【０２２１】すなわち、本実施例６においては、ヒュー
ズ保護膜３６を形成する時にエッチングマスクとして用
いたレジストパターン２８ｃを、そのままＣＣＢバンプ
形成用のデポジションマスクとして用いている。したが
って、新たなフォトマスクを製造する必要がない。

【０２２２】次いで、レジストパターン２８ｃを除去す
ることにより、レジストパターン２８ｃ上の半田３７を
除去して、下地金属ＢＬＭ上にのみ半田３７を残す。そ
して、その後、熱処理を行い下地金属ＢＬＭ上の半田３
７を加熱溶融して、表面張力により半球状のＣＣＢバン
プ６（図２７参照）を形成する。

【０２２３】このように本実施例６においては、前記実
施例５で得られた効果の他に以下の効果を得ることが可
能となる。

【０２２４】すなわち、ヒューズ保護膜３６の形成時に
エッチングマスクとして用いたレジストパターン２８ｃ
を、ＣＣＢバンプ形成用の半田３７のデポジションマス
クとして用いることにより、フォトマスクを増やすこと
なく、また、製造工程数の大幅な増加を招くことなく、
ヒューズ保護膜３６を有する半導体集積回路装置を製造
することが可能となる。したがって、半導体集積回路装
置の製造コストや製造時間の大幅な増加を招くことな
く、信頼性の高い半導体集積回路装置を製造することが
可能となる。

【０２２５】

【実施例７】図３７は本発明の他の実施例である半導体
集積回路装置の要部断面図、図３８は図３７の半導体集
積回路装置の要部平面図、図３９は図３７の半導体集積
回路装置の製造方法例の説明図である。

【０２２６】本実施例７においては、図３７、図３８に
示すように、ヒューズ保護膜３６が、ヒューズ１６の切
断領域のみに形成されている。

【０２２７】ヒューズ１６の切断領域は、ヒューズ１６
の非切断箇所１６ｂ₁，１６ｂ₂の金属層８ｃ，８ｃ間
の領域であって、非切断箇所１６ｂ₁，１６ｂ₁間の金
属層１６ａの表面を被覆する程度の領域である。

【０２２８】ただし、ヒューズ保護膜３６は、ヒューズ
１６の非切断箇所１６ｂ₁，１６ｂ₂に若干かかるよう
に形成されている。

【０２２９】これは、ヒューズ１６の非切断箇所１６ｂ
₁，１６ｂ₂は、その最上層のＡｕ等からなる金属層８
ｃによりヒューズ保護機能を有しているので、その非切
断箇所１６ｂ₁，１６ｂ₂の金属層８ｃ，８ｃにヒュー
ズ保護膜３６が若干かかる程度にすれば、目的とするヒ
ューズ１６の保護を良好にできるからである。

【０２３０】そして、本実施例７においては、図３８に
示すように、ヒューズ保護膜３６が、個々のヒューズ１
６毎に互いに分離された状態で配置されている。

【０２３１】これにより、例えば所定のヒューズ１６の
切断時にそのヒューズ１６を被覆するヒューズ保護膜３
６にクラックが発生したとしても、そのクラックが隣接
する他のヒューズ１６を被覆するヒューズ保護膜３６に
広がる心配がない。

【０２３２】このようなヒューズ保護膜３６を形成する
には、例えば所定の反応ガス雰囲気中において、図３９
に示すように、ヒューズ１６の切断領域のみにレーザビ
ームＬＢ₂等を照射して選択的にＣＶＤを行い形成すれ
ば良い。なお、本実施例７のヒューズ保護膜３６の形成
に際しても、前記実施例５と同様、反応ガスを膜の形成
領域のみに供給するようにしてもよい。

【０２３３】ただし、このヒューズ保護膜３６を形成す
る際のエネルギービームは、レーザビームＬＢ₂に限定
されるものではなく種々変更可能であり、例えば集束イ
オンビームや電子ビームを用いても良い。また、ヒュー
ズ保護膜３６を、例えば通常のフォトリソグラフィ技術
によってパターン形成しても良い。

【０２３４】このように本実施例７においては、前記実
施例５で得られた効果の他に、以下の効果を得ることが
可能となる。

【０２３５】(1).ヒューズ保護膜３６を個々のヒューズ
１６毎に互いに分離した状態で配置したことにより、例
えばヒューズ１６の切断時にそのヒューズ１６を被覆す
るヒューズ保護膜３６にクラックが発生したとしても、
そのクラックが他のヒューズ１６を被覆するヒューズ保
護膜３６に広がる心配がないので、そのクラックに起因
する他のヒューズ１６の信頼性の低下を防止することが
可能となる。したがって、半導体集積回路装置の歩留り
および信頼性を向上させることが可能となる。

【０２３６】(2).ヒューズ保護膜３６をレーザＣＶＤ法
によって選択的に形成することにより、フォトマスクを
増やすことなく、また、製造工程数の大幅な増加を招く
ことなく、ヒューズ保護膜３６を形成することが可能と
なる。したがって、半導体集積回路装置の製造コストや
製造時間の大幅な増加を招くことなく、信頼性の高い半
導体集積回路装置を製造することが可能となる。

【０２３７】

【実施例８】図４０は本発明の他の実施例である半導体
集積回路装置の要部断面図、図４１および図４２は図４
０の半導体集積回路装置の製造方法例の説明図である。

【０２３８】本実施例８においては、図４０に示すよう
に、チップキャリヤ１ａのパッケージ基板２とキャップ
１２とからなるパッケージ内において、例えばパッケー
ジ基板２と半導体チップ７との対向面間にヒューズ保護
膜３６ｂが充填されている。

【０２３９】このヒューズ保護膜３６ｂは、例えばポリ
パラキシレンまたはポリイミド等からなる。これによ
り、前記実施例５と同様、不純物イオンや水分等に起因
するヒューズ１６の腐食、酸化および剥離等を抑制する
ことが可能になっている。

【０２４０】ただし、ヒューズ保護膜３６ｂは、必ずし
もパッケージ内またはパッケージ基板２と半導体チップ
７との対向面間に充填されている必要はなく、少なくと
もヒューズ１６を被覆する程度にパッケージ内に注入さ
れていれば良い。

【０２４１】このようなチップキャリヤ１ａを製造する
には、例えば次のようにする。まず、図４１に示すよう
に、半導体チップ７をＣＣＢバンプ６を介してパッケー
ジ基板２上に実装する。

【０２４２】続いて、図４２に示すように、半導体チッ
プ７とパッケージ基板２との対向面間に、例えばポリパ
ラキシレンまたはポリイミドからなるヒューズ保護膜３
６ｂを充填する。

【０２４３】その後、パッケージ基板２の接合用金属層
１４と、キャップ１２（図４０参照）の脚部の接合用金
属層１４とを半田接合すると同時に、半導体チップ７の
裏面とキャップ１２の内壁面の接合用金属層１４とを半
田接合して、図１に示したチップキャリヤ１ａを製造す
る。

【０２４４】このように本実施例８においては、例えば
パッケージ基板２と半導体チップ７との対向面間にヒュ
ーズ保護膜３６ｂを充填したことにより、不純物イオン
や水分等に起因するヒューズ１６の腐食、酸化および剥
離等を抑制することができるので、ヒューズ１６の腐
食、酸化および剥離等に起因するヒューズ抵抗値の変動
を抑制することができ、ヒューズ抵抗値の変動に起因す
る冗長回路の誤動作を抑制することが可能となる。した
がって、半導体集積回路装置の歩留りおよび信頼性を向
上させることが可能となる。

【０２４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜８に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【０２４６】例えば前記実施例１においては、ＣＣＢバ
ンプ用の下地金属をＣｒ／Ｃｕ／Ａｕによって構成した
場合について説明したが、下地金属は、下地との接着性
を目的とした金属層と、金属層を構成する原子等の拡散
防止を目的とした金属層と、表面酸化等の防止を目的と
した金属層とを積層した構造を有すれば良く、例えばＴ
ｉ／Ｎｉ／Ａｕの積層膜またはＴｉ／プラチナ（Ｐｔ）
／Ａｕの積層膜によって構成しても良い。

【０２４７】また、前記実施例１においては、レーザ遮
蔽体と、ヒューズの下方の配線とを一体とした場合につ
いて説明したが、これに限定されるものではなく、例え
ば図４３および図４４に示すように、レーザ遮蔽体３５
と、第５層配線２６ｅ1 とを別体としても良い。

【０２４８】また、前記実施例１においては、ヒューズ
の非切断箇所の一部をヒューズ群の一部を取り囲むよう
に延在させた場合について説明したが、これに限定され
るものではなく、例えば図４５および図４６に示すよう
に、一方の非切断箇所１６ｂ1 を共通接続し、スルーホ
ール２７ｆ1 を延在させるだけでも良い。

【０２４９】また、図４７および図４８に示すように、
ヒューズ１６の非切断箇所１６ｂ1をヒューズ１６群の
外周に沿って延在させ、ヒューズ１６群を完全に取り囲
むようにしても良い。この場合、前記実施例１の場合よ
りも、ガードリングの効果を向上させることが可能とな
る。

【０２５０】また、前記実施例１においては、第３〜５
層配線の一部をレーザ遮蔽体として用いているが、第
４，５層配線の一部のみ、または第５層配線の一部をレ
ーザ遮蔽体として用いてもよい。この場合、レーザ遮蔽
体より下の配線層は配線チャネルとして自由に使うこと
ができる。

【０２５１】また、例えば前記実施例２においては、Ｔ
ＡＢバンプ用の下地金属をＮｉ／Ａｕによって構成した
場合について説明したが、下地金属は、下地との接着性
を目的とした金属層と、金属層を構成する原子の拡散防
止を目的とした金属層と、表面酸化等の防止を目的とし
た金属層とを積層した構造を有すれば良く、例えばＣｒ
／Ｃｕ／Ａｕの積層膜またはＴｉ／Ｐｔ／Ａｕの積層膜
によって構成しても良い。

【０２５２】また、前記実施例２においては、レーザ遮
蔽体を設けない場合について説明したが、これに限定さ
れるものではなく、例えば図４９および図５０に示すよ
うにヒューズ１６の切断箇所１６ａの下方にレーザ遮蔽
体３４を設けても良い。

【０２５３】また、前記実施例１，２においては、レー
ザビームによってヒューズを切断した場合について説明
したが、これに限定されるものではなく種々変更可能で
あり、例えばイオンビーム等のような他のエネルギービ
ームを用いてヒューズを切断することも可能である。

【０２５４】また、前記実施例１〜４においては、上層
の絶縁膜を表面保護膜としたが、これに限定されるもの
ではなく、例えば配線層のうち最上の配線層を形成する
層間絶縁膜としても良い。

【０２５５】また、前記実施例５〜７においては、ヒュ
ーズ保護膜をＳｉＯ₂とした場合について説明したが、
これに限定されるものではなく種々変更可能であり、例
えばＳｉ₃Ｎ₄、ＰＳＧ（Phospho Silicate Glass）膜
またはこれらの積層膜でも良い。

【０２５６】図５１に積層構造のヒューズ保護膜３６ｃ
の例を示す。ヒューズ保護膜３６ｃの最下の絶縁膜３６
ｃ₁は、例えばＳｉＯ₂からなり、ヒューズ１６の応力
によるヒューズ保護膜３６ｃのクラックの発生を抑制す
る機能を有している。中間の絶縁膜３６ｃ₂は、例えば
Ｓｉ₃Ｎ₄からなり、不純物イオンや水分等の侵入を抑
制する機能を有している。最上の絶縁膜３６ｃ₃は、例
えばＳｉＯ₂からなる。

【０２５７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である論理付
きＳＲＡＭに適用した場合について説明したが、これに
限定されず種々適用可能であり、例えばＤＲＡＭ(Dynam
icRAM）、ＳＲＡＭのようなメモリまたは論理付きＤＲ
ＡＭ等のような他の半導体集積回路装置に適用すること
も可能である。

【０２５８】また、ＢｉＣ−ＭＯＳの半導体集積回路装
置に限らず、ＣＭＯＳ、或いはＢｉＰで形成された半導
体集積回路装置に適用することが可能であることは勿論
である。

【０２５９】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。

【０２６０】(1). 上記した第１の発明によれば、ヒュ
ーズが初めから露出しているので従来のようなヒューズ
を被覆する絶縁膜あるいは配線等を除去する処理を行う
ことなく、ヒューズを切断することができる。このた
め、ヒューズの切断処理を従来よりも容易にすることが
可能となる。

【０２６１】また、ヒューズを切断する際に、半導体チ
ップを被覆する絶縁膜に開口部を穿孔しないので、その
開口部から不純物イオン等が侵入する従来技術の問題を
回避することが可能となる。

【０２６２】さらに、ヒューズは表面保護膜上に設けら
れているので、表面保護膜下方の配線層内の配線がヒュ
ーズの有無によって従来程規制を受けないので、配線の
レイアウトルールを従来よりも緩和することが可能とな
る。

【０２６３】(2).第２の発明によれば、不純物イオンや
水分等に起因するヒューズの腐食、酸化および剥離等を
抑制することができるので、ヒューズの腐食、酸化およ
び剥離等に起因するヒューズ抵抗値の変動およびヒュー
ズ抵抗値の変動に起因する冗長回路の誤動作を抑制する
ことが可能となる。したがって、半導体集積回路装置の
歩留りおよび信頼性を向上させることが可能となる。

【０２６４】(3).上記した第３の発明によれば、電極導
体パターンをパターン形成する際に、ヒューズを同時に
パターン形成するので、ヒューズをパターン形成するた
めの新たなフォトマスクを製造する必要がない。また、
ヒューズを形成するために製造工程を追加することもな
い。すなわち、フォトマスクおよび製造工程数を増加さ
せることなく、ヒューズを形成することが可能となる。

【０２６５】(4).第４の発明によれば、フォトマスクを
増やすくとなく、また、製造工程数の大幅な増加を招く
ことなく、ヒューズ保護膜を形成することが可能とな
る。したがって、製造コストや製造時間の大幅な増加を
招くことなく、信頼性の高い半導体集積回路装置を製造
することが可能となる。

【０２６６】(5).第５の発明によれば、切断処理によっ
て露出したヒューズの露出部を再びヒューズ保護膜によ
って被覆することにより、ヒューズの露出部からの不純
物イオンや水分等の侵入を抑制することができるので、
ヒューズの腐食、酸化および剥離等を抑制することがで
き、半導体集積回路装置の歩留りおよび信頼性を向上さ
せることが可能となる。

【０２６７】(6).第６の発明によれば、下地金属上のヒ
ューズ保護膜部分をエッチング除去する時にエッチング
マスクとして用いたフォトレジストパターンを、バンプ
形成時のデポジションマスクとして用いることにより、
フォトマスクを増やすことなく、また、製造工程数の大
幅な増加を招くことなく、ヒューズ保護膜を形成するこ
とが可能となる。したがって、製造コストや製造時間の
大幅な増加を招くことなく、信頼性の高い半導体集積回
路装置を製造することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
冗長回路の一部を構成するヒューズの断面図である。

【図２】図１のヒューズを有する半導体集積回路装置の
部分断面図である。

【図３】ＣＣＢバンプおよび下地金属の拡大断面図であ
る。

【図４】図１のヒューズを有する半導体チップの全体拡
大平面図である。

【図５】図１のヒューズの接続状態を示す回路図であ
る。

【図６】図１のヒューズおよびその下方の半導体基板の
拡大断面図である。

【図７】図１のヒューズの全体拡大平面図である。

【図８】図１のヒューズの形成方法例を説明するための
要部斜視図である。

【図９】図１のヒューズの形成方法例を説明するための
要部斜視図である。

【図１０】図１のヒューズの形成方法例を説明するため
の要部斜視図である。

【図１１】図１のヒューズの形成方法例を説明するため
の要部斜視図である。

【図１２】図１のヒューズの形成方法例を説明するため
の要部斜視図である。

【図１３】切断処理中のヒューズを示す半導体基板の要
部断面図である。

【図１４】切断処理後のヒューズを示す半導体基板の要
部断面図である。

【図１５】図１４の切断処理後のヒューズの全体平面図
である。

【図１６】本発明の他の実施例である半導体集積回路装
置の断面図である。

【図１７】ＴＡＢバンプおよびＴＡＢ用下地金属の断面
図である。

【図１８】図１６に示した半導体集積回路装置の冗長回
路の一部を構成するヒューズの断面図である。

【図１９】図１８のヒューズの拡大断面図である。

【図２０】図１８に示したヒューズの平面図である。

【図２１】切断処理中のヒューズを示す半導体基板の要
部断面図である。

【図２２】切断処理後のヒューズを示す半導体基板の要
部断面図である。

【図２３】図２３は本発明の他の実施例である半導体集
積回路装置の冗長回路の一部を構成するヒューズの全体
拡大平面図である。

【図２４】図２３に示したヒューズの断面図である。

【図２５】本発明の他の実施例である半導体集積回路装
置の冗長回路の一部を構成するヒューズの全体拡大平面
図である。

【図２６】図２５に示したヒューズの要部断面図であ
る。

【図２７】本発明の一実施例である半導体集積回路装置
の要部断面図である。

【図２８】図２７の半導体集積回路装置の製造方法例の
説明図である。

【図２９】図２７の半導体集積回路装置の製造方法例の
説明図である。

【図３０】図２７の半導体集積回路装置の製造方法例の
説明図である。

【図３１】図２７の半導体集積回路装置の製造方法例の
説明図である。

【図３２】図２７の半導体集積回路装置のヒューズの切
断方法例の説明図である。

【図３３】図２７の半導体集積回路装置のヒューズの切
断方法例の説明図である。

【図３４】図２７の半導体集積回路装置のヒューズの切
断方法例の説明図である。

【図３５】本発明の他の実施例である半導体集積回路装
置の製造方法例の説明図である。

【図３６】本発明の他の実施例である半導体集積回路装
置の製造方法例の説明図である。

【図３７】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図３８】図３７の半導体集積回路装置の要部平面図で
ある。

【図３９】図３７の半導体集積回路装置の製造方法例の
説明図である。

【図４０】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【図４１】図４０の半導体集積回路装置の製造方法例の
説明図である。

【図４２】図４０の半導体集積回路装置の製造方法例の
説明図である。

【図４３】本発明の他の実施例である半導体集積回路装
置の冗長回路の一部を構成するヒューズの全体拡大平面
図である。

【図４４】図４３に示したヒューズの要部断面図であ
る。

【図４５】本発明の他の実施例である半導体集積回路装
置の冗長回路の一部を構成するヒューズの全体拡大平面
図である。

【図４６】図４５に示したヒューズの要部断面図であ
る。

【図４７】本発明の他の実施例である半導体集積回路装
置の冗長回路の一部を構成するヒューズの全体拡大平面
図である。

【図４８】図４７に示したヒューズの要部断面図であ
る。

【図４９】本発明の他の実施例である半導体集積回路装
置の冗長回路の一部を構成するヒューズの全体拡大平面
図である。

【図５０】図４９に示したヒューズの要部断面図であ
る。

【図５１】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【符号の説明】

１ａチップキャリア（半導体集積回路装置）１ｂＱＦＰ（半導体集積回路装置）２パッケージ基板３ａ電極３ｂ電極４内部配線５ＣＣＢバンプ６ＣＣＢバンプ７半導体チップ８ａ金属層８ｂ金属層８ｃ金属層９表面保護膜１０スルーホール１１引出し電極１２キャップ１３封止用半田１４接合用金属層１５伝熱用半田１６ヒューズ１６ａ切断箇所１６ｂ1 非切断箇所１６ｂ2 非切断箇所１７ｎＭＯＳ１８半導体基板１９埋め込み層２０エピタキシャル層２１引出し拡散層２２ａ抵抗用拡散層２２ｂ抵抗用拡散層２３分離溝２４フィールド絶縁膜２５ａ層間絶縁膜２５ｂ層間絶縁膜２５ｃ層間絶縁膜２５ｄ層間絶縁膜２５ｅ層間絶縁膜２６ａ1 第１層配線２６ａ2 第１層配線２６ａ3 第１層配線２６ａ4 第１層配線２６ｂ1 第２層配線２６ｂ2 第２層配線２６ｃ1 第３層配線（エネルギービーム遮蔽体）２６ｃ2 第３層配線２６ｄ1 第４層配線（エネルギービーム遮蔽体）２６ｄ2 第４層配線２６ｅ1 第５層配線（エネルギービーム遮蔽体）２６ｅ2 第５層配線２６ｅ3 第５層配線２６ｅ4 第５層配線（エネルギービーム遮蔽体）２７ａ1 スルーホール２７ａ2 スルーホール２７ａ3 スルーホール２７ａ4 スルーホール２７ｂ1 スルーホール２７ｂ2 スルーホール２７ｃ1 スルーホール２７ｃ2 スルーホール２７ｄ1 スルーホール２７ｅ1 スルーホール２７ｆ1 スルーホール２７ｆ2 スルーホール２７ｆ3 スルーホール２７ｆ4 スルーホール２８レジスト膜２８ａレジストパターン２８ａ1 パターン部２８ａ2 パターン部２８ｂレジストパターン２８ｃレジストパターン２９ダイパッド３０パッケージ本体３１バンプ３２ＴＡＢリード３３リード３４ガードリング３５レーザ遮蔽体（エネルギービーム遮蔽体）３６ヒューズ保護膜３６ａヒューズ保護膜３６ｂヒューズ保護膜３６ｃヒューズ保護膜３６ｃ₁ 絶縁膜３６ｃ₂ 絶縁膜３６ｃ₃ 絶縁膜３７半田（バンプ形成用金属）ＢＬＭ下地金属（ＣＣＢバンプ用下地金属）ＩＦ下地金属（ＴＡＢバンプ用下地金属）Ｍメモリ回路ブロックＲ₁ 抵抗Ｒ₂ 抵抗ＬＢ₁ レーザビーム（エネルギービーム）ＬＢ₂ レーザビーム（エネルギービーム）ＦＩＢ集束イオンビーム（エネルギービーム）Ｆ領域Ｔ端子Ｗ1 幅Ｗ2 幅

───────────────────────────────────────────────────── フロントページの続き (72)発明者石田尚東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者秋元一泰東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者小高雅則東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者田中扶東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者廣川潤東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (56)参考文献特開昭59−84574（ＪＰ，Ａ) 特開平２−77133（ＪＰ，Ａ) 特開昭62−119938（ＪＰ，Ａ) 特開昭58−170（ＪＰ，Ａ) 特開平２−96354（ＪＰ，Ａ) 特開平１−278745（ＪＰ，Ａ) 特開昭63−21860（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 27/118 H01L 21/3205 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】半導体チップに形成された冗長回路の一
部を構成するヒューズを、前記半導体チップの表面保護
膜上に形成し、かつ、前記表面保護膜上に形成された積
層された複数の金属層からなる電極導体パターンの一部
の金属層によって構成したことを特徴とする半導体集積
回路装置。
【請求項２】前記電極導体パターンがＣＣＢバンプ用
下地金属またはＴＡＢバンプ用下地金属であることを特
徴とする請求項１に記載の半導体集積回路装置。
【請求項３】前記ヒューズが遷移金属からなることを
特徴とする請求項１または２記載の半導体集積回路装
置。
【請求項４】前記ヒューズの下層に、ヒューズを切断
するためのエネルギービームを遮蔽するエネルギービー
ム遮蔽体を設けたことを特徴とする請求項１〜３のいず
れか１項に記載の半導体集積回路装置。
【請求項５】前記エネルギービーム遮蔽体と、前記半
導体チップに形成された所定電位の配線とを電気的に接
続したことを特徴とする請求項４に記載の半導体集積回
路装置。
【請求項６】前記ヒューズの外周の少なくとも一部を
取り囲むガードリングを設け、前記ガードリングを表面
保護膜に穿孔された接続孔を通じて下層配線と電気的に
接続したことを特徴とする請求項１〜５のいずれか１項
に記載の半導体集積回路装置。
【請求項７】半導体チップに形成された冗長回路の一
部を構成するヒューズを積層された複数の金属層からな
る電極導体パターンの一部の遷移金属層によって構成
し、かつ、前記半導体チップの表面保護膜上に設けたこ
とを特徴とする半導体集積回路装置。
【請求項８】前記ヒューズを、積層されたバンプ用下
地金属の一部の構成材料によって構成したことを特徴と
する請求項７に記載の半導体集積回路装置。
【請求項９】前記半導体チップの主面上において、前
記ヒューズの少なくとも切断領域に、前記ヒューズを保
護するためのヒューズ保護膜を形成したことを特徴とす
る請求項１〜８のいずれか１項に記載の半導体集積回路
装置。
【請求項１０】前記半導体チップを封止するパッケー
ジ内に、前記ヒューズを保護するためのヒューズ保護膜
の材料を注入したことを特徴とする請求項１〜８のいず
れか１項に記載の半導体集積回路装置。
【請求項１１】半導体チップを有する半導体基板の表
面保護膜上に積層された複数の金属層からなる電極導体
パターンをパターン形成する際、前記電極導体パターン
の一部の金属層を用いて、前記表面保護膜上に半導体チ
ップの冗長回路の一部であるヒュ一ズを同時にパターン
形成する工程と、前記ヒューズの形成された半導体基板上にヒューズ保護
膜を堆積する工程と、前記ヒューズ保護膜のうち、前記ヒューズの切断領域を
除く、少なくとも電極導体パターンの被覆部分を除去す
る工程とを有することを特徴とする半導体集積回路装置
の製造方法。
【請求項１２】半導体チップを有する半導体基板の表
面保護膜上に積層された複数の金属層からなるＣＣＢバ
ンプ用下地金属またはＴＡＢ用下地金属をパターン形成
する際、前記ＣＣＢバンプ用下地金属またはＴＡＢ用下
地金属の一部の金属層を用いて、前記表面保護膜上に半
導体チップの冗長回路の一部であるヒューズを同時にパ
タ一ン形成する工程と、前記ヒューズの形成された半導体基板上にヒューズ保護
膜を堆積する工程と、前記ヒューズ保護膜上に、前記ＣＣＢバンプ用下地金属
またはＴＡＢ用下地金属上のヒューズ保護膜部分のみが
露出するフォトレジストパターンを形成する工程と、前記フォトレジストパターンをエッチングマスクとし
て、前記ＣＣＢバンプ用下地金属またはＴＡＢ用下地金
属上のヒューズ保護膜部分のみを除去する工程と、前記フォトレジストパターンをデポジションマスクとし
て、前記半導体基板上にＣＣＢバンプまたはＴＡＢバン
プを形成するためのバンプ形成用金属を堆積する工程と
を有することを特徴とする半導体集積回路装置の製造方
法。
【請求項１３】半導体基板と、前記半導体基板の主面上に形成された複数の素子と、前記半導体基板上に形成されたＮ層（Ｎ≧２）の配線層
と、前記Ｎ層の各配線層の間および最下層の配線層と前記複
数の素子の間に形成されたＮ層（Ｎ≧２）の層間絶縁膜
と、最上層の配線層上に形成された表面保護膜と、前記表面保護膜上に形成された冗長回路の一部を積層さ
れた複数の金属層からなる電極導体パターンの一部の金
属層で構成するヒューズとを有することを特徴とする半
導体集積回路装置。
【請求項１４】前記表面保護膜上に形成されたバンプ
用下地金属を有し、前記ヒューズが前記バンプ用下地金
属の一部の構成材料によって構成されていることを特徴
とする請求項１３に記載の半導体集積回路装置。
【請求項１５】前記バンプ用下地金属が、最上層の配
線層側から第１、第２および第３の各金属層を積層した
構造からなり、前記ヒューズの切断領域が前記第１の金
属層により構成されていることを特徴とする請求項１４
に記載の半導体集積回路装置。
【請求項１６】前記第１の金属層が、ＣｒまたはＴｉ
よりなることを特徴とする請求項１５に記載の半導体集
積回路装置。
【請求項１７】前記第２の金属層が、Ｃｕ、Ｎｉまた
はＰｔよりなることを特徴とする請求項１５または請求
項１６に記載の半導体集積回路装置。
【請求項１８】前記第３の金属層が、Ａｕよりなるこ
とを特徴とする請求項１５〜１７のいずれか１項に記載
の半導体集積回路装置。
【請求項１９】前記ヒューズの少なくとも切断領域
が、ヒューズ保護膜で覆われていることを特徴とする請
求項１３〜１８のいずれか１項に記載の半導体集積回路
装置。
【請求項２０】前記ヒューズの上面が、ヒューズ保護
膜で覆われていることを特徴とする請求項１３〜１９の
いずれか１項に記載の半導体集積回路装置。
【請求項２１】前記Ｎ層の配線層の少なくとも１層
に、平面的に見て前記ヒューズの切断領域と重なりを有
するエネルギービーム遮蔽体を備えたことを特徴とする
請求項１３〜２０のいずれか１項に記載の半導体集積回
路装置。
【請求項２２】前記エネルギービーム遮蔽体が、前記
複数の配線層のいずれかの配線と電気的に接続されてい
ることを特徴とする請求項２１に記載の半導体集積回路
装置。
【請求項２３】前記最上層の配線層の前記表面保護膜
を挟んで前記ヒューズの切断領域と対向する位置に、エ
ネルギービーム遮蔽体を有することを特徴とする請求項
１３〜２０のいずれか１項に記載の半導体集積回路装
置。
【請求項２４】前記エネルギービーム遮蔽体が、最上
層の配線層のいずれかの配線と一体的に形成されている
ことを特徴とする請求項２３に記載の半導体集積回路装
置。
【請求項２５】前記いずれかの配線と前記ヒューズと
が電気的に接続されていることを特徴とする請求項２２
または２４に記載の半導体集積回路装置。
【請求項２６】前記ヒューズを部分的に取り囲むガー
ドリングを有することを特徴とする請求項１３〜２５の
いずれか１項に記載の半導体集積回路装置。
【請求項２７】前記表面保護膜に前記ヒューズを部分
的に取り囲むように接続穴が形成され、前記ガードリン
グの一部が前記接続穴内部に設けられていることを特徴
とする請求項２６に記載の半導体集積回路装置。
【請求項２８】前記ヒューズの全体を取り囲むガード
リングを有することを特徴とする請求項１３〜２５のい
ずれか１項に記載の半導体集積回路装置。
【請求項２９】前記表面保護膜に前記ヒューズの全体
を取り囲むように接続穴が形成され、前記ガードリング
の一部が前記接続穴内部に設けられていることを特徴と
する請求項２８に記載の半導体集積回路装置。
【請求項３０】半導体ウエハ表面に素子を形成する工
程と、前記半導体ウエハ上に複数の層間絶縁膜と複数の配線層
とを交互に形成する工程と、最上層の配線層上に表面保護膜を堆積する工程と、前記表面保護膜上に複数の遷移金属を順次堆積する工程
と、前記複数の遷移金属層をエッチングし、複数のバンプ用
下地電極および一部の遷移金属層からなる冗長回路の一
部を構成する複数のヒューズをパターン形成する工程と
を有することを特徴とする半導体集積回路装置の製造方
法。
【請求項３１】前記パターン形成する工程において、
前記複数のヒューズの各切断領域は最下層の遷移金属層
を残して上層の遷移金属層が除去されることを特徴とす
る請求項３０に記載の半導体集積回路装置の製造方法。
【請求項３２】前記複数の遷移金属層のうち少なくと
も最下層が高融点金属であることを特徴とする請求項３
０または３１に記載の半導体集積回路装置の製造方法。
【請求項３３】前記複数の遷移金属層を順次堆積する
工程において、前記表面保護膜側から、ＣｒまたはＴｉ
からなる導体層、Ｃｕ、ＮｉまたはＰｔからなる導体
層、Ａｕからなる導体層の３層の遷移金属層を堆積する
ことを特徴とする請求項３０または３１に記載の半導体
集積回路装置の製造方法。
【請求項３４】少なくとも前記複数のヒューズの各切
断領域を覆うヒューズ保護膜を形成する工程を有するこ
とを特徴とする請求項３０〜３３のいずれか１項に記載
の半導体集積回路装置の製造方法。
【請求項３５】前記ヒューズ保護膜が前記複数のヒュ
ーズ毎に互いに分離された状態となるように形成するこ
とを特徴とする請求項３４に記載の半導体集積回路装置
の製造方法。
【請求項３６】前記バンプ用下地電極上にＣＣＢバン
プまたはＴＡＢバンプを形成する工程を有することを特
徴とする請求項３０〜３５のいずれか１項に記載の半導
体集積回路装置の製造方法。
【請求項３７】前記半導体ウエハ上の各半導体チップ
に対してプローブ検査を行う工程と、検査結果に基づいて、所定のヒューズを切断する工程
と、前記半導体ウエハから半導体チップを切り出す工程とを
有することを特徴とする請求項３０〜３６のいずれか１
項に記載の半導体集積回路装置の製造方法。
【請求項３８】前記所定のヒューズを切断する工程に
おいて、前記所定のヒューズの切断領域にエネルギービ
ームを照射することを特徴とする請求項３７に記載の半
導体集積回路装置の製造方法。
【請求項３９】前記エネルギービームが、レーザビー
ム、集束イオンビームまたは電子ビームであることを特
徴とする請求項３８に記載の半導体集積回路装置の製造
方法。
【請求項４０】前記所定のヒューズを切断する工程
を、酸化性雰囲気中で行うことを特徴とする請求項３７
に記載の半導体集積回路装置の製造方法。
【請求項４１】前記所定のヒューズを切断する工程
後、前記半導体チップを切り出す工程前に、前記半導体
ウエハの各半導体チップに対して再度プローブ検査を行
い、前記プローブ検査の結果が判るように所定の半導体
チップにマークを付する工程を有することを特徴とする
請求項３７〜４０のいずれか１項に記載の半導体集積回
路装置の製造方法。