JP2002319635A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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Abstract

(57)【要約】 【課題】 ヒューズの切断によって欠陥救済を行うウエ
ハレベルＣＳＰにおいて、再配線のレイアウトの自由度
を向上させる。 【解決手段】 ヒューズにレーザビームを照射して欠陥
救済を行った後、ヒューズ開孔部１１の内部に有機パッ
シベーション膜（感光性ポリイミド樹脂膜）５を充填
し、その後、有機パッシベーション膜５の上部に再配線
２、バンプランド２Ａ、最上層保護膜１２、半田バンプ
１４を形成する。欠陥救済を行った以後の工程では、メ
モリセルのリフレッシュ時間のばらつきを防ぐため、エ
ラストマー層１０、最上層保護膜１２を硬化させるため
のベーク処理は、２６０℃以下の温度で行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、ウエハプロセスを応用し
て形成したＣＳＰ(chip size package)、すなわちウエ
ハ状態でパッケージング工程を完了する方式である、い
わゆるウエハレベルＣＳＰ(ＷＬ−ＣＳＰ)あるいはウエ
ハプロセスパッケージ（Wafer Process Package）に適
用して有効な技術に関する。
【０００２】
【従来の技術】パッケージプロセス（後工程）をウエハ
プロセス（前工程）と一体化し、ウエハ状態でパッケー
ジング工程を完了する方式、いわゆるウエハレベル(Waf
er Level)ＣＳＰと呼ばれる技術は、ウエハプロセスを
応用してパッケージプロセスまでを処理するため、ウエ
ハから切断したチップ毎にパッケージプロセス（後工
程）を処理する従来方法に比べて工程数を大幅に低減す
ることができるという利点がある。ウエハレベルＣＳＰ
は、ウエハプロセス・パッケージ（Wafer ProcessPacka
ge;ＷＰＰ）とも呼ばれる。
【０００３】また、上記ウエハレベルＣＳＰは、ボンデ
ィングパッドのピッチを半田バンプのピッチに変換する
インターポーザと呼ばれるＣＳＰ内部の配線層を、ウエ
ハ上に形成した再配線層によって代用できるため、上記
した工程数の低減と相俟って、ＣＳＰの製造コストを低
減することができるものと期待されている。
【０００４】ウエハレベルＣＳＰについては、例えば株
式会社 技術調査会発行（２０００年５月２８日発行）
の「エレクトロニクス実装技術：２０００臨時増刊号」
８１頁〜１１３頁、特許国際公開ＷＯ／２３６９６号公
報、特開２０００−９１３３９号公報、特開２０００−
１３８２４５号公報、特開２０００−２１６２５３号公
報などに記載がある。
【０００５】
【発明が解決しようとする課題】ウエハから切断したチ
ップ毎にパッケージプロセス（後工程）を行う従来方法
において、ＤＲＡＭ（Dynamic Random Access Memory）
などのメモリＬＳＩは、ウエハ製造工程で生じた欠陥を
救済するための冗長機能を備えることによって、製造歩
留まりの向上を図っている。
【０００６】これは、回路の一部にあらかじめスペアの
行や列（冗長回路）を用意しておき、メモリアレイ内の
欠陥セル（不良ビット）にアドレス信号が入ったときに
スペアの行や列を選択することによって、回路の一部に
不良箇所が発生してもチップ全体としては不良とならな
いようにする不良救済機能である。
【０００７】不良箇所とスペア箇所との切り換えは、ア
ドレス切り換え回路に接続されたヒューズを切断するこ
とによって行なわれる。ヒューズの切断には、電流溶断
方式やレーザ溶断方式などが採用されているが、置換プ
ログラムの自由度が高く、面積効率上も有利なレーザ溶
断方式が主に採用されている。
【０００８】欠陥救済用のヒューズは、メタルや多結晶
シリコンなどの電極配線材料で構成され、ウエハの主面
に半導体素子あるいは配線を形成する工程（ウエハプロ
セス）で同時に形成される。そして、ウエハプロセスの
最終工程で行なわれるプローブ検査によって欠陥セルが
見出された場合は、上記ヒューズをレーザなどで切断す
ることによって、欠陥セルに対応するアドレスを冗長セ
ルに割り付けする。
【０００９】通常、ウエハの表面は、最上層のメタル配
線の上部にパッシベーション膜と称される表面保護膜が
形成され、さらにその上部にポリイミドなどの樹脂層が
形成される。パッシベーション膜は、ウエハの表面から
水分などが回路に浸入するのを防止するための保護膜
で、例えばプラズマＣＶＤ法で堆積した酸化シリコン膜
や窒化シリコン膜などの緻密な無機絶縁膜によって構成
される。また、樹脂層は、α線によるソフトエラーの防
止、チップを封止する樹脂（モールド樹脂）中のシリコ
ンフィラーによるチップ表面の損傷防止、パッシベーシ
ョン膜とモールド樹脂との界面の応力緩和などを目的と
して形成される。
【００１０】上記したパッシベーション膜および樹脂層
は、マイクロメータ（μｍ）オーダの厚い膜厚で形成さ
れるので、ヒューズを切断して欠陥救済を行うには、ヒ
ューズの上部のパッシベーション膜および樹脂層をプロ
ーブ検査に先立って除去しておかなければならない。ま
た、ヒューズを比較的下層の導電層で形成した場合に
は、パッシベーション膜より下層の層間絶縁膜もエッチ
ングしてその膜厚を薄くしなければならない。
【００１１】ヒューズの上部の絶縁膜の除去は、一例と
して次のようなプロセスで行われる。まず、ウエハの主
面に半導体素子を形成し、続いてその上部に複数層のメ
タル配線を形成する。そして、この半導体素子の形成か
ら最上層のメタル配線の形成までの一連の工程のいずれ
かの工程でヒューズを形成する。
【００１２】次に、ヒューズの上部の絶縁膜の膜厚を１
μm程度に調節するために、フォトレジスト膜をマスク
にしたドライエッチングでヒューズの上部の絶縁膜に開
孔部を形成した後、この開孔部の底部を含む最上層のメ
タル配線の上部にパッシベーション膜を形成し、続いて
パッシベーション膜の上部にポリイミド樹脂層を形成す
る。パッシベーション膜は、窒化シリコン膜や酸化シリ
コン膜を４００℃〜５００℃のプラズマＣＶＤ法で堆積
することによって形成する。ポリイミド樹脂層は、スピ
ン塗布法で形成し、その後、３５０℃程度のベーク処理
を行って膜を硬化させる。
【００１３】次に、ポリイミド樹脂層の上部にフォトレ
ジスト膜を形成し、このフォトレジスト膜をマスクにし
たウェットエッチングでヒューズの上部の樹脂層を除去
することによりパッシベーション膜を露出させる。また
このとき同時に、チップの外部接続端子となるボンディ
ングパッドを形成する領域のポリイミド樹脂層を除去す
ることによってパッシベーション膜を露出させる。
【００１４】次に、上記フォトレジスト膜を除去した
後、ポリイミド樹脂層をマスクにしたドライエッチング
でヒューズの上部（絶縁膜に開孔部が形成された領域）
のパッシベーション膜を除去する。またこのとき同時
に、ボンディングパッドを形成する領域のパッシベーシ
ョン膜を除去することによってボンディングパッドを形
成する。
【００１５】そして、ウエハプロセスの最終工程で行な
われるプローブ検査によって欠陥セルが見出された場合
は、ヒューズの上部の絶縁膜に形成された上記開孔部を
通じて所定のヒューズにレーザを照射し、このヒューズ
を切断することによって欠陥救済を行う。
【００１６】ところが、上記のような欠陥救済プロセス
を従来のウエハレベルＣＳＰの製造工程に適用した場
合、次のような問題が生じることを本発明者は明らかに
した。
【００１７】すなわち、ウエハレベルＣＳＰの場合は、
プローブ検査および欠陥救済を行った後、ウエハの表面
を覆うポリイミド樹脂層の上部に再配線を形成し、再配
線の一端に外部接続端子であるバンプ電極を接続するこ
とになるため、ポリイミド樹脂層の上部に再配線用のメ
タル膜を形成する工程でヒューズの上部の開孔部内にメ
タル膜が入り込む。従って、レーザで切断されたヒュー
ズがメタル膜を介して短絡するのを防ぐために、開孔部
内のメタル膜をエッチング液で除去する工程が必要とな
るが、開孔部内にこのエッチング液が残留するとヒュー
ズの腐食を引き起こす。
【００１８】また、欠陥救済プロセスを伴うウエハレベ
ルＣＳＰの製造工程では、ヒューズの上部のポリイミド
樹脂層にレーザ照射用の開孔が残留する。そのため、ポ
リイミド樹脂層の上部に再配線を形成する際、この開孔
部を避けて再配線を配置しなければならないので、再配
線のレイアウトの自由度が低下するという問題もある。
【００１９】また、従来のウエハレベルＣＳＰの製造工
程では、プローブ検査および欠陥救済を行った後、ポリ
イミド樹脂層の上部に再配線を形成し、さらに再配線の
上部にポリイミド樹脂膜などからなる最上層保護膜を形
成するという工程が加わる。そのため、これらの工程で
高温の熱処理が行われると、メモリセルの特性が変動
し、メモリセル毎にリフレッシュ時間がばらつくなどの
不具合が生じる結果、プローブ検査で良品とされたチッ
プが不良になってしまう虞れがある。
【００２０】本発明の目的は、ヒューズの切断によって
欠陥救済を行うウエハレベルＣＳＰにおいて、再配線の
レイアウトの自由度を向上させる技術を提供することに
ある。
【００２１】本発明の他の目的は、ヒューズの切断によ
って欠陥救済を行うウエハレベルＣＳＰにおいて、ヒュ
ーズの腐食を有効に防止する技術を提供することにあ
る。
【００２２】本発明の他の目的は、ヒューズの切断によ
って欠陥救済を行うウエハレベルＣＳＰの信頼性を向上
させる技術を提供することにある。
【００２３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば次の
通りである。
【００２５】本発明のウエハレベルＣＳＰは、半導体チ
ップの主面に形成された複数のメモリセルと、前記半導
体チップの主面に形成された複数のヒューズと、前記複
数のメモリセルよりも上層に形成された一層以上の複数
の第１配線と、前記複数の第１配線のうちの最上層の配
線と同層の配線によって構成された複数の内部接続端子
と、前記複数の第１配線および前記複数のヒューズを覆
うように形成され、前記複数の内部接続端子を選択的に
露出するパッシベーション膜と、前記パッシベーション
膜上に形成され、一端が前記内部接続端子に電気的に接
続された複数の第２配線と、前記複数の第２配線を覆う
ように形成され、前記複数の第２配線の他端部を選択的
に露出する最上層保護膜と、前記複数の第２配線の他端
部上に形成された複数の外部接続端子とを有し、前記複
数の第２配線の少なくとも一部は、前記複数のヒューズ
の少なくとも一部の上に配置されているものである。
【００２６】本発明のウエハレベルＣＳＰの製造方法
は、（ａ）半導体ウエハの主面の複数のチップ領域に、
複数のメモリセルを形成し、前記複数のメモリセルの上
層に、一層以上の複数の第１配線を形成し、前記複数の
メモリセルを形成する工程または前記複数の第１配線を
形成する工程のいずれかの工程において、前記複数のチ
ップ領域に複数のヒューズを形成する工程、（ｂ）前記
複数の第１配線および前記複数のヒューズの上部にパッ
シベーション膜を形成した後、前記パッシベーション膜
のそれぞれの一部を除去し、前記複数の第１配線のうち
の最上層の配線と同層の配線を露出させることによっ
て、複数の内部接続端子を形成する工程、（ｃ）前記パ
ッシベーション膜の他の一部を除去することによって、
前記複数のヒューズのそれぞれの上部にヒューズ開孔部
を形成する工程、（ｄ）前記（ｂ）工程の後、欠陥セル
の有無を検出するためのプローブ検査を行い、前記プロ
ーブ検査によって欠陥セルが見出された場合は、前記複
数のヒューズ開孔部のうちの所定のヒューズ開孔部を通
じてその下部の前記ヒューズにレーザを照射して溶断す
る工程、（ｅ）前記（ｄ）工程の後、前記複数のヒュー
ズ開孔部の内部を含む前記パッシベーション膜上にエラ
ストマー層を形成する工程、（ｆ）前記エラストマー層
を熱処理することによって、前記エラストマー層を硬化
させる工程、（ｇ）前記エラストマー層の上部に、一端
が前記内部接続端子に電気的に接続された複数の第２配
線を形成した後、前記複数の第２配線の上部に最上層保
護膜を形成し、前記最上層保護膜の一部を除去すること
によって、前記複数の第２配線の他端部を選択的に露出
する工程、（ｈ）前記最上層保護膜を熱処理することに
よって、前記最上層保護膜を硬化させる工程、（ｉ）前
記複数の第２配線の他端部に複数の外部接続端子を形成
した後、前記半導体ウエハを前記チップ領域単位で切断
することによって、複数の半導体チップを得る工程、を
含み、前記（ｆ）工程の熱処理温度および前記（ｈ）工
程の熱処理温度を、前記複数のメモリセルの所定の特性
が変動しない温度とするものである。
【００２７】本発明のウエハレベルＣＳＰの製造方法
は、（ａ）半導体ウエハの主面の複数のチップ領域に、
複数のメモリセルを形成し、前記複数のメモリセルの上
層に、一層以上の複数の第１配線を形成し、前記複数の
メモリセルを形成する工程または前記複数の第１配線を
形成する工程のいずれかの工程において、前記複数のチ
ップ領域に複数のヒューズを形成する工程、（ｂ）前記
複数の第１配線および前記複数のヒューズの上部にパッ
シベーション膜を形成した後、前記パッシベーション膜
のそれぞれの一部を除去し、前記複数の第１配線のうち
の最上層の配線と同層の配線を露出させることによっ
て、複数の内部接続端子を形成する工程、（ｃ）前記パ
ッシベーション膜の他の一部を除去することによって、
前記複数のヒューズのそれぞれの上部にヒューズ開孔部
を形成する工程、（ｄ）前記（ｂ）工程の後、欠陥セル
の有無を検出するためのプローブ検査を行い、前記プロ
ーブ検査によって欠陥セルが見出された場合は、前記複
数のヒューズ開孔部のうちの所定のヒューズ開孔部を通
じてその下部の前記ヒューズにレーザを照射して溶断す
る工程、（ｅ）前記パッシベーション膜の上部に、一端
が前記内部接続端子に電気的に接続された複数の第２配
線を形成した後、前記複数の第２配線の上部に最上層保
護膜を形成し、前記最上層保護膜の一部を除去すること
によって、前記複数の第２配線の他端部を選択的に露出
する工程、（ｆ）前記最上層保護膜を熱処理することに
よって、前記最上層保護膜を硬化させる工程、（ｇ）前
記複数の第２配線の他端部に複数の外部接続端子を形成
した後、前記半導体ウエハを前記チップ領域単位で切断
することによって、複数の半導体チップを得る工程、を
含み、前記（ｆ）工程の熱処理温度を、前記複数のメモ
リセルの所定の特性が変動しない温度とするものであ
る。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は原則として省略する。
【００２９】また、以下の実施の形態において、ボンデ
ィングパッドとは、請求項の内部接続端子を意味するも
のとする。
【００３０】また、以下の実施の形態において、再配線
とは、請求項の有機パッシベーション膜上またはエラス
トマー層上に形成される第２配線を意味するものとす
る。
【００３１】また、以下の実施の形態において、半田バ
ンプとは、請求項の外部接続端子を意味するものとす
る。
【００３２】（実施の形態１）図１は、本実施の形態１
の半導体集積回路装置であるウエハプロセスを応用して
形成したＣＳＰ、すなわちウエハ状態でパッケージング
工程を完了する方式である、いわゆるウエハレベルＣＳ
Ｐ(以下、ＷＬ−ＣＳＰという)の完成状態を示す斜視
図、図２は、ＷＬ−ＣＳＰの再配線（再配線層）および
ボンディングパッドを示す斜視図、図３は、ＷＬ−ＣＳ
Ｐの要部拡大平面図、図４は、ＷＬ−ＣＳＰの要部拡大
断面図である。
【００３３】図１〜図４に示す本実施の形態１のＷＬ−
ＣＳＰは、例えば長辺＝８．７ｍｍ、短辺＝５．７ｍ
ｍ、厚さ７２５μｍ程度の外形寸法を有する単結晶シリ
コンからなる半導体チップ（以下、チップという）１Ｂ
の主面上に、複数の半田バンプ１４が形成された構造を
有している。このチップ１Ｂの主面には、後述するＤＲ
ＡＭ（Dynamic Random Access Memory）が形成されてい
る。
【００３４】チップ１Ｂの主面の中央部には、最上層配
線４の一部によって構成された複数のボンディングパッ
ドＢＰがチップ１Ｂの長辺方向に沿って４列に配置され
ている。最上層配線４の上部は、ボンディングパッドＢ
Ｐの上部を除き、表面保護（無機パッシベーション）膜
３で覆われている。表面保護膜３の上部には、感光性ポ
リイミド樹脂膜（有機パッシベーション）５とその上部
に形成されたエラストマー層１０とを介して再配線２が
形成されている。再配線２の上部は、その一端部である
バンプランド２Ａの上部を除き、最上層保護膜１２で覆
われている。バンプランド２Ａの上部には、ＷＬ−ＣＳ
Ｐの外部接続端子を構成する半田バンプ１４が形成され
ている。図４に示すように、再配線２の他端部は、感光
性ポリイミド樹脂膜５に形成された開孔６Ａを通じてボ
ンディングパッドＢＰに電気的に接続されている。
【００３５】図２〜図４の符号１１は、ヒューズ開孔部
を示している。ヒューズ開孔部１１の下層には、これら
の図には示さないヒューズＦが形成されている。後述す
るように、ウエハプロセスの最終工程で行なわれるプロ
ーブ検査によって欠陥セルが見出された場合は、このヒ
ューズ開孔部１１を通じてヒューズＦにレーザを照射
し、ヒューズＦを溶断することによって、欠陥セルに対
応するアドレスを冗長セルに割り付ける欠陥救済が行わ
れる。ヒューズ開孔部１１は、チップ１Ｂの主面の複数
箇所に配置されており、それらの一部は、再配線２の下
層やバンプランド２Ａの下層に配置されている。
【００３６】図５は、チップ１Ｂの要部を示す断面図で
あり、左側部分はメモリセルが形成された領域（メモリ
アレイ）、右側部分はヒューズが形成された領域（ヒュ
ーズ領域）を示している。なお、感光性ポリイミド樹脂
膜５よりも上層の部分（エラストマー層１０、再配線
２、バンプランド２Ａ、最上層保護膜１２など）の図示
は省略してある。
【００３７】チップ１Ｂの主面には、素子分離溝６２お
よびｐ型ウエル６３が形成されている。メモリアレイの
ｐ型ウエル６３には、ｎチャネル型のメモリセル選択用
ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field E
ffect Transistor)Ｑｔと、その上部に形成された情報
蓄積用容量素子Ｃとからなる複数のメモリセルが形成さ
れている。
【００３８】メモリセル選択用ＭＩＳＦＥＴＱｔは、主
としてゲート絶縁膜６４、ゲート電極６５（ワード線Ｗ
Ｌ）および一対のｎ型半導体領域（ソース、ドレイン）
６６、６６によって構成されている。ゲート電極６５
（ワード線ＷＬ）は、例えばＰ（リン）がドープされた
ｎ型多結晶シリコン膜の上部にＷＮX（窒化タングステ
ン）膜とＷ膜とが積層された、いわゆるポリメタル(Pol
ymetal)構造の導電膜からなる。メモリセル選択用ＭＩ
ＳＦＥＴＱｔのソース、ドレインを構成する一対のｎ型
半導体領域６６、６６の上部には、コンタクトホール６
７、６８が形成されている。これらのコンタクトホール
６７、６８の内部には、例えばＰ（リン）がドープされ
たｎ型の多結晶シリコン膜からなるプラグ６９が埋め込
まれている。
【００３９】メモリセル選択用ＭＩＳＦＥＴＱｔの上部
には、メモリセルのデータを読み出すビット線ＢＬが形
成されている。ビット線ＢＬは、その下部のプラグ６９
を介してメモリセル選択用ＭＩＳＦＥＴＱｔのソース、
ドレインの一方（ｎ型半導体領域６６）に電気的に接続
されている。ビット線ＢＬは、例えばＷＮX膜の上部に
Ｗ膜を積層した導電膜からなる。
【００４０】ビット線ＢＬの上部には、情報蓄積用容量
素子Ｃが形成されている。情報蓄積用容量素子Ｃは、ビ
ット線ＢＬの上部の厚い酸化シリコン膜７０に形成され
た溝７１の内部に形成され、例えばＰ（リン）がドープ
されたｎ型の多結晶シリコン膜からなる下部電極７２、
Ｔａ2Ｏ5（酸化タンタル）膜からなる高誘電体膜７３、
ＴｉＮ（窒化チタン）膜からなる上部電極７４によって
構成されている。情報蓄積用容量素子Ｃの下部電極７２
は、その下層の酸化シリコン膜７５、７６に形成された
スルーホール７７内のプラグ７８およびさらにその下層
のプラグ６９を介してメモリセル選択用ＭＩＳＦＥＴＱ
ｔのソース、ドレインの他方（ｎ型半導体領域６６）に
電気的に接続されている。
【００４１】ヒューズ領域の酸化シリコン膜７６上に
は、ヒューズＦが形成されている。ヒューズＦは、例え
ばＰ（リン）がドープされたｎ型の多結晶シリコン膜か
らなる。なお、図に示すヒューズＦは、レーザで溶断さ
れた状態を示している。
【００４２】情報蓄積用容量素子Ｃの上部には酸化シリ
コン膜７９が形成され、さらにその上部には第１Ａｌ配
線８０〜８２が形成されている。ヒューズ領域の第１Ａ
ｌ配線８１、８２は、それらの下層のスルーホール８３
内に埋め込まれたプラグ８４を介してヒューズＦに電気
的に接続されている。
【００４３】第１Ａｌ配線８０〜８２の上部には酸化シ
リコン膜８５が形成され、さらにその上部には最上層配
線４（４Ａ〜４Ｃ）が形成されている。最上層配線４Ａ
〜４Ｃは、下層の第１Ａｌ配線８０〜８２と同じく、Ａ
ｌ合金によって構成されている。最上層配線４の上部に
は、表面保護膜３が形成されている。表面保護膜３は、
例えばプラズマＣＶＤ(Chemical Vapor Deposition)法
で堆積した窒化シリコン膜からなる。表面保護膜３の上
部には、感光性ポリイミド樹脂膜５が形成されている。
ヒューズ領域の表面保護膜３、酸化シリコン膜８５、７
９、７０には、ヒューズ開孔部１１が形成されている。
【００４４】前記図４に示したように、感光性ポリイミ
ド樹脂膜５の上部には、エラストマー層１０が形成され
ている。また、エラストマー層１０の上部には、再配線
２およびバンプランド２Ａが形成されている。さらに、
再配線２の上部には最上層保護膜１２が形成され、バン
プランド２Ａの上部には、半田バンプ１４が接続されて
いる。
【００４５】次に、上記のように構成されたＷＬ−ＣＳ
Ｐの製造方法を図６〜図３２を用いて工程順に説明す
る。図６は、この製造方法のフロー図である。
【００４６】図７は、ウエハプロセスの途中にある半導
体ウエハ（以下、ウエハという）１の平面図である。図
示のように、ウエハ１の主面は、複数のチップ領域１Ａ
に区画されている。図８に示すように、チップ領域１Ａ
のそれぞれは、複数のメモリアレイ（ＭＡＲＹ）とそれ
らの間に配置された周辺回路部ＰＣとで構成されてい
る。
【００４７】図９は、上記チップ領域１Ａの要部（メモ
リアレイおよびヒューズ領域）を示す断面図である。チ
ップ領域１Ａのメモリアレイには、前記図５に示したメ
モリセル選択用ＭＩＳＦＥＴＱｔと情報蓄積用容量素子
Ｃとからなる複数のメモリセルが形成されている。情報
蓄積用容量素子Ｃの上部には、第１Ａｌ配線８０が形成
され、さらにその上部には第２Ａｌ配線である最上層配
線４Ａが形成されている。
【００４８】一方、ヒューズ領域には、ヒューズＦが形
成されている。このヒューズＦは、例えばメモリアレイ
のスルーホール７８に埋め込まれたプラグ７８と同層の
多結晶シリコン膜からなる。ヒューズＦは、例えばビッ
ト線ＢＬと同層のメタル膜、ゲート電極６５と同層のポ
リメタル膜などを使って形成することもできる。すなわ
ち、ヒューズＦは、ウエハ１上にメモリセルと配線とを
形成する一連の工程のうち、いずれかの工程で形成され
る。ヒューズＦの上部には、第１Ａｌ配線８１、８２お
よび最上層配線４Ｂ、４Ｃが形成されている。
【００４９】次に、図１０に示すように、プラズマＣＶ
Ｄ法を用いて最上層配線４Ａ〜４Ｃの上部に窒化シリコ
ン膜からなる表面保護膜（無機パッシベーション膜）３
を堆積する。表面保護膜３を構成する窒化シリコン膜の
膜厚は、例えば１．３μｍ〜１．６μｍ、成膜温度は、
例えば４００℃〜５００℃である。表面保護膜３は、プ
ラズマＣＶＤ法で堆積した膜厚０．３μｍ程度の酸化シ
リコン膜と、同じくプラズマＣＶＤ法で堆積した膜厚
１．３μｍ程度の窒化シリコン膜とからなる２層の無機
絶縁膜で構成してもよい。
【００５０】次に、図１１および図１２に示すように、
フォトレジスト膜８６をマスクにして表面保護膜３をド
ライエッチングし、最上層配線４の一部を露出させるこ
とによって、ボンディングパッドＢＰを形成する。また
このとき、ヒューズ領域の表面保護膜３、酸化シリコン
膜８５、７９、７０をドライエッチングし、ヒューズＦ
の上部にヒューズ開孔部１１を形成する。ヒューズ開孔
部１１は、ヒューズＦの上部を覆っている絶縁膜の膜厚
を１μｍ程度まで薄くするために形成する。図１３に示
すように、ボンディングパッドＢＰおよびヒューズ開孔
部１１は、各チップ領域１Ａの中央部に配置され、長辺
方向に沿って４列に配列される。
【００５１】次に、フォトレジスト膜８６を除去した
後、ボンディングパッドＢＰにプローブ（図示せず）を
当てて各チップ領域１Ａの良、不良を判別する試験（ウ
エハ検査およびプローブ検査）を行う。そして、このプ
ローブ検査によって欠陥のあるメモリセルが見出された
場合には、欠陥セルに対応するアドレスを冗長セルに割
り付ける欠陥救済を行う。図１４に示すように、この欠
陥救済は、ヒューズ開孔部１１を通じて所定のヒューズ
ＦにレーザビームＬＢを照射し、ヒューズＦを溶断する
ことによって行う。
【００５２】上記欠陥救済が行われたウエハ１は、その
後の工程で長時間、高温の雰囲気に曝されると、メモリ
セルの特性が変動し、メモリセル毎にリフレッシュ時間
がばらつくなどの不具合が生じるために、上記試験で良
品とされたチップ領域１Ａが不良になってしまう場合が
ある。従って、欠陥救済を行った以後の工程では、ウエ
ハ１の処理温度に上限を設け、この上限温度を超える高
温での熱処理を行わないようにする。この上限温度は、
メモリセルの構造やデザインルールなどによって異なる
ので一概には規定できないが、本実施の形態１のＤＲＡ
Ｍの場合は、例えば２６０℃である。
【００５３】次に、図１５および図１６に示すように、
表面保護膜３の上部に回転塗布法で膜厚３５μｍ程度の
感光性ポリイミド樹脂膜５を形成し、例えば９２℃、３
００秒のプリベークを行う。表面保護膜３の上部に感光
性ポリイミド樹脂膜５を形成することにより、ヒューズ
開孔部１１の内部に感光性ポリイミド樹脂膜５が充填さ
れる。
【００５４】次に、ボンディングパッドＢＰの上部以外
の領域の感光性ポリイミド樹脂膜５を露光、およびベー
ク（例えば１１２℃で６０秒程度）して半硬化させた
後、図１７に示すように、感光性ポリイミド樹脂膜５の
非露光（未硬化）部分を現像処理によって除去すること
により、ボンディングパッドＢＰの上部に開孔６Ａを形
成する。
【００５５】次に、例えば２５０℃で２〜３時間程度の
ベーク処理を行ない、半硬化の感光性ポリイミド樹脂膜
５を完全硬化させることによって、その膜厚を１５μｍ
程度とした後、図１８および図１９に示すように、感光
性ポリイミド樹脂膜５の上部に低弾性ポリアミドイミド
樹脂からなるエラストマー層１０を堆積する。図示した
ように、エラストマー層１０は、チップ領域１Ａの中央
部、すなわちボンディングパッドＢＰが配置された領域
を除いた領域に堆積する。
【００５６】上記エラストマー層１０は印刷法を用いて
塗布し、その後、例えば２５０℃のベーク処理を行って
膜厚を７５μｍ程度にする。前述したように、欠陥救済
を行った以後の工程では、メモリセルのリフレッシュ時
間のばらつきを防ぐため、２６０℃を超える高温の熱処
理は避ける必要がある。従って、感光性ポリイミド樹脂
膜５を硬化させるためのベーク処理およびエラストマー
層１０を硬化させるためのベーク処理は、いずれも２６
０℃を超えない温度で行う。
【００５７】次に、図２０に示すように、ボンディング
パッドＢＰの表面を含むエラストマー層１０の上部にメ
ッキシード層７を形成する。メッキシード層７は、例え
ばスパッタリング法で堆積した膜厚５０ｎｍ〜１５０ｎ
ｍ程度のＣｒ（クロム）膜および膜厚０．１μｍ〜０．
７μｍ程度のＣｕ（銅）膜で構成する。
【００５８】次に、図２１に示すように、再配線形成領
域を除く領域のメッキシード層７をフォトレジスト膜８
７で覆った後、電解メッキ法を用いてメッキシード層７
の表面にメタル膜９を成長させる。メタル膜９は、例え
ば膜厚３μｍ〜１５μｍ程度のＣｕ膜と膜厚２μｍ〜５
μｍ程度のＮｉ（ニッケル）膜とで構成する。
【００５９】次に、フォトレジスト膜８７を除去した
後、このフォトレジスト膜８７で覆われていた領域のメ
ッキシード層７をウェットエッチングで除去することに
より、図２２、図２３および図２４に示すように、メタ
ル膜９によって構成される再配線２とバンプランド２Ａ
とを形成する。なお、メッキシード層７をウェットエッ
チングで除去する際には、メタル膜９の表面も同時にエ
ッチングされるが、メタル膜９の膜厚はメッキシード層
７の膜厚に比べて遙かに厚いので支障はない。再配線２
とバンプランド２Ａは、エラストマー層１０の上部にス
パッタリング法で堆積したメタル膜をパターニングして
形成することもできるが、本実施の形態１のように、電
解メッキ法を用いた場合には、スパッタリング法を用い
る場合よりも再配線２の厚膜化、微細化が容易になる。
【００６０】このように、本実施の形態では、ヒューズ
ＦにレーザビームＬＢを照射して欠陥救済を行った後、
ヒューズ開孔部１１の内部に感光性ポリイミド樹脂膜５
を充填し、その後、エラストマー層１０の上部に再配線
２とバンプランド２Ａとを形成する。従って、このプロ
セスによれば、ヒューズ開孔部１１の上部にも再配線２
やバンプランド２Ａを配置することが可能となる。
【００６１】次に、図２５に示すように、再配線２の上
部に感光性ポリイミド樹脂膜からなる最上層保護膜１２
を堆積する。感光性ポリイミド樹脂膜は、完全硬化後の
膜厚が５μｍ〜２５μｍ程度となるような膜厚で回転塗
布した後、例えば９２℃で３００秒のプリベークを行
う。最上層保護膜１２は、感光性ポリイミド樹脂の外、
ソルダレジストなどで構成することもできる。
【００６２】次に、図２６および図２７に示すように、
バンプランド２Ａの上部を覆う最上層保護膜１２を除去
することによって、バンプランド２Ａの表面を露出させ
る。バンプランド２Ａの上部の最上層保護膜１２を除去
するには、バンプランド２Ａの上部以外の領域の最上層
保護膜１２を露光し、例えば１１２℃で６０秒程度のベ
ーク処理を行って膜を半硬化させた後、未露光部（バン
プランド２Ａの上部）の最上層保護膜１２を現像する。
【００６３】次に、例えば２５０℃で２〜３時間程度の
ベーク処理を行って最上層保護膜１２を完全硬化させ
る。前述したように、欠陥救済を行った以後の工程で
は、メモリセルのリフレッシュ時間のばらつきを防ぐた
め、２６０℃を超える高温の熱処理は避ける必要があ
る。従って、最上層保護膜１２を完全硬化させるための
ベーク処理は、２６０℃を超えない温度で行う。
【００６４】次に、図２８に示すように、バンプランド
２Ａの表面に無電解メッキ法を用いて膜厚２０ｎｍ〜１
００ｎｍ程度のＡｕメッキ層１３を形成した後、図２９
に示すように、バンプランド２Ａ上に半田バンプ１４を
接続する。なお、バンプランド２Ａ上に半田バンプ１４
を形成する工程に先立ってウエハ１の裏面を研削し、ウ
エハ１の厚さを薄くしてもよい。
【００６５】バンプランド２Ａ上に半田バンプ１４を形
成するには、例えば図３０に示すように、バンプランド
２Ａの配置に対応する開孔３０が形成された半田印刷マ
スク３１をウエハ１上に位置合わせして重ね、スキージ
３２によってバンプランド２Ａの表面に半田ペースト１
４Ａを印刷する。
【００６６】印刷直後の半田ペースト１４Ａは、図３１
に示すように、バンプランド２Ａよりも広い領域にほぼ
平坦に印刷される。なお、ヒューズ開孔部１１の内部に
はエラストマー層１０が充填されているので、半田ペー
スト１４Ａがヒューズ開孔部１１の上部に印刷された場
合でも、ヒューズ開孔部１１の内部に侵入してヒューズ
Ｆを短絡させる虞れはない。
【００６７】次に、ウエハ１を２４０℃程度の温度で加
熱し、半田ペースト１４Ａをリフローさせることによ
り、バンプランド２Ａ上に前記図３１に示すような球状
の半田バンプ１４が形成される。半田バンプ１４は、例
えば９８．５％のＳｎ（錫）、１％のＡｇ（銀）および
０．５％のＣｕからなるＰｂ（鉛）フリー半田（溶融温
度＝２２０℃〜２３０℃）で構成され、その直径は、１
２５μｍ〜４５０μｍ程度である。半田バンプ１４は、
上記した印刷法に代えてメッキ法で形成することもでき
る。また、あらかじめ球状に成形した半田ボールをバン
プランド２Ａ上に供給し、その後、ウエハ１を加熱して
半田ボールをリフローすることによって形成することも
できる。
【００６８】その後、ウエハ１をバーンイン検査に付し
て各チップ領域１Ａの最終検査を行った後、図３２に示
すように、ダイシングブレード４０を使ってウエハ１の
各チップ領域１Ａを個片のチップ１Ｂに切断、分離する
ことにより、前記図１〜図４に示したＷＬ−ＣＳＰが完
成する。このようにして得られたＷＬ−ＣＳＰは、さら
に必要に応じて性能、外観などの各種最終検査に付され
た後、トレー治具に収納されて出荷される。
【００６９】図３３は、ＤＲＡＭが形成された本実施形
態１のＷＬ−ＣＳＰと、例えばマイコンが形成された他
のチップ（ＷＬ−ＣＳＰ２）とをパッケージ基板１５の
主面上にフェイスダウン・ボンディングしたＢＧＡ(Bal
l Grid Array)である。２個のチップ（ＷＬ−ＣＳＰ、
ＷＬ−ＣＳＰ２）は、それらの主面に形成された複数個
の半田バンプ１４のそれぞれを、パッケージ基板１５の
主面の対応する電極パッド１６に接続するフリップチッ
プ方式によって実装されている。チップ（ＷＬ−ＣＳ
Ｐ、ＷＬ−ＣＳＰ２）の裏面（上面）には、金属製の保
護プレート１９が接着剤２３によって貼り付けられてい
る。パッケージ基板１５は、ガラスエポキシ樹脂、ＢＴ
(Bis-maleimide Triazine)樹脂などからなる基板にＣｕ
配線を形成した汎用のプリント配線基板で構成されてお
り、その裏面（下面）の電極パッド１６には、ＢＧＡの
外部接続端子を構成する複数個の半田バンプ１７が接続
されている。半田バンプ１７は、チップ（ＷＬ−ＣＳ
Ｐ、ＷＬ−ＣＳＰ２）の主面に接続された半田バンプ１
４よりも溶融温度が低い半田材料、例えばＳｎ−Ｐｂ共
晶合金（溶融温度＝１８３℃）で構成されている。
【００７０】本実施の形態１のＷＬ−ＣＳＰは、最上層
配線４と再配線２との間に低弾性樹脂からなるエラスト
マー層１０が形成されているので、ＷＬ−ＣＳＰをパッ
ケージ基板１５に実装する時の熱応力や、実装後の実使
用時に発生する熱応力をエラストマー層１０によって有
効に緩和することができる。これにより、ＷＬ−ＣＳＰ
とパッケージ基板１５との接続部（半田バンプ１４）に
加わる応力が緩和され、半田バンプ１４の接続寿命が向
上する。
【００７１】また、上記エラストマー層１０のような応
力緩和層を持たないＷＬ−ＣＳＰの場合は、ＷＬ−ＣＳ
Ｐとパッケージ基板１５との間に応力緩和用の封止樹脂
（アンダーフィル樹脂）を充填する工程が必要となる
が、本実施の形態１のＷＬ−ＣＳＰは、この封止樹脂の
充填工程を省略することができる。これにより、ＷＬ−
ＣＳＰをパッケージ基板１５に実装する工程が簡略化さ
れると共に、パッケージ基板１５に実装されたＷＬ−Ｃ
ＳＰのリペアも容易に行える。
【００７２】本実施の形態１のＷＬ−ＣＳＰによれば、
ヒューズ開孔部１１の上部にも再配線２を配置すること
が可能となるので、再配線２をレイアウトする際の自由
度が向上する。
【００７３】また、欠陥救済を行った以後の工程で２６
０℃を超える高温の熱処理を行わないことにより、メモ
リセルのリフレッシュ時間のばらつきを防ぐことができ
るので、信頼性の高いＷＬ−ＣＳＰを実現することがで
きる。
【００７４】また、欠陥救済を行った以後の工程でヒュ
ーズ開孔部１１の内部に感光性ポリイミド樹脂膜５を充
填するので、ヒューズ開孔部１１を通じてチップ１Ｂの
内部に水分などが侵入することがない。これにより、配
線の腐食を防止することができるので、信頼性の高いＷ
Ｌ−ＣＳＰを実現することができる。
【００７５】（実施の形態２）本実施の形態２のＷＬ−
ＣＳＰの製造方法を図３４〜図４３を用いて工程順に説
明する。図３４は、この製造方法のフロー図である。
【００７６】まず、図３５に示すように、ウエハ１の各
チップ領域１Ａにメモリセル、ヒューズＦ、第１Ａｌ配
線８０および最上層配線４Ａ、４Ｂ、４Ｃを形成する。
前記実施の形態１では、多結晶シリコン膜でヒューズＦ
を構成したが、本実施の形態では、Ａｌ合金膜で構成
し、第１Ａｌ配線８０を形成する工程で同時に形成す
る。その他の構成は、前記実施の形態１と同じである。
【００７７】次に、図３６および図３７に示すように、
プラズマＣＶＤ法を用いて最上層配線４、４Ａ〜４Ｃの
上部に窒化シリコン膜からなる表面保護膜（無機パッシ
ベーション膜）３を堆積した後、フォトレジスト膜８８
をマスクにして最上層配線４の上部の表面保護膜３をド
ライエッチングすることによって、ボンディングパッド
ＢＰを形成する。またこのとき、ヒューズＦの上部の表
面保護膜３をドライエッチングすることによって、ヒュ
ーズ開孔部１１を形成する。
【００７８】次に、フォトレジスト膜８８を除去した
後、ボンディングパッドＢＰにプローブ（図示せず）を
当てて各チップ領域１Ａの良、不良を判別する試験（ウ
エハ検査およびプローブ検査）を行う。そして、このプ
ローブ検査によって欠陥のあるメモリセルが見出された
場合には、図３８に示すように、ヒューズ開孔部１１を
通じて所定のヒューズＦにレーザビームＬＢを照射し、
ヒューズＦを溶断することによって欠陥救済を行う。
【００７９】次に、図３９に示すように、前記実施の形
態と同様の方法で表面保護膜３の上部に感光性ポリイミ
ド樹脂膜５を形成し、次いでボンディングパッドＢＰの
上部に開孔６Ａを形成した後、２５０℃で２〜３時間程
度のベーク処理を行って感光性ポリイミド樹脂膜５を完
全硬化させる。前記実施の形態１と同様、欠陥救済を行
った以後の工程では、メモリセルのリフレッシュ時間の
ばらつきを防ぐため、感光性ポリイミド樹脂膜５を完全
硬化させるためのベーク処理は、２６０℃を超えない温
度で行う。
【００８０】次に、図４０に示すように、開孔６Ａの底
部に露出したボンディングパッドＢＰの表面を含む感光
性ポリイミド樹脂膜５の上部にメッキシード層７を形成
した後、図４１に示すように、メッキシード層７の表面
にメタル膜９を成長させ、続いて不要なメッキシード層
７をウェットエッチングで除去することにより、メタル
膜９によって構成される再配線２とバンプランド２Ａと
を形成する。メッキシード層７およびメタル膜９は、前
記実施の形態１と同じ方法で形成する。
【００８１】次に、図４２に示すように、再配線２の上
部に感光性ポリイミド樹脂膜からなる最上層保護膜１２
を堆積した後、バンプランド２Ａの上部を覆う最上層保
護膜１２を除去することによって、バンプランド２Ａの
表面を露出させる。最上層保護膜１２の除去は、前記実
施の形態１と同じ方法で行う。次に、例えば２５０℃で
２〜３時間程度のベーク処理を行って最上層保護膜１２
を完全硬化させる。前述したように、このベーク処理
は、２６０℃を超えない温度で行う。
【００８２】次に、図４３に示すように、バンプランド
２Ａの表面にＡｕメッキ層１３を形成した後、バンプラ
ンド２Ａ上に半田バンプ１４を接続する。Ａｕメッキ層
１３および半田バンプ１４は、前記実施の形態１と同じ
方法で形成する。その後、ウエハ１をバーンイン検査に
付して各チップ領域１Ａの最終検査を行い、さらにウエ
ハ１の各チップ領域１Ａを個片のチップ１Ｂに切断、分
離することにより、ＷＬ−ＣＳＰが完成する。このよう
にして得られたＷＬ−ＣＳＰは、さらに必要に応じて性
能、外観などの各種最終検査に付された後、トレー治具
に収納されて出荷される。
【００８３】図４４は、ＤＲＡＭが形成された本実施の
形態２のＷＬ−ＣＳＰと、例えばマイコンが形成された
他のチップ（ＷＬ−ＣＳＰ２）とをパッケージ基板１５
の主面上にフェイスダウン・ボンディングしたＢＧＡで
ある。前記実施の形態１のＢＧＡ（図３３参照）との相
違は、チップ（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）とパッ
ケージ基板１５との隙間にアンダーフィル樹脂１８を充
填したことにある。アンダーフィル樹脂１８は、チップ
（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）とパッケージ基板１
５との熱膨張係数差に起因して、両者の接続部である半
田バンプ１４に加わる応力を緩和する機能と、チップ
（ＷＬ−ＣＳＰ、ＷＬ−ＣＳＰ２）の主面に水分などが
浸入するのを防ぐ機能とを兼ねている。アンダーフィル
樹脂１８は、例えばシリコンフィラーを添加したエポキ
シ樹脂からなる。
【００８４】本実施の形態２のＷＬ−ＣＳＰによれば、
ヒューズ開孔部１１の上部にも再配線２を配置すること
が可能となるので、再配線２をレイアウトする際の自由
度が向上する。
【００８５】また、欠陥救済を行った以後の工程で２６
０℃を超える高温の熱処理を行わないことにより、メモ
リセルのリフレッシュ時間のばらつきを防ぐことができ
るので、信頼性の高いＷＬ−ＣＳＰを実現することがで
きる。
【００８６】また、欠陥救済を行った以後の工程でヒュ
ーズ開孔部１１の内部に感光性ポリイミド樹脂膜５を充
填するので、ヒューズ開孔部１１を通じてチップ１Ｂの
内部に水分などが侵入することがない。これにより、配
線の腐食を防止することができるので、信頼性の高いＷ
Ｌ−ＣＳＰを実現することができる。
【００８７】（実施の形態３）図４５は、本実施の形態
３のＷＬ−ＣＳＰに形成されたボンディングパッドＢＰ
およびヒューズ開孔部１１のレイアウトを示している。
図４６は、このＷＬ−ＣＳＰ（チップ１Ｂ）の要部拡大
平面図、図４７は、要部断面図である。
【００８８】チップ１Ｂの主面の中央部には、複数のボ
ンディングパッドＢＰがチップ１Ｂの長辺方向に沿って
２列に配置されている。ヒューズ開孔部１１は、それら
の一部がボンディングパッドＢＰと平行して２列に配置
され、他の一部がメモリアレイ（ＭＡＲＹ）間の周辺回
路部ＰＣに配置されている。図示はしないが、ヒューズ
Ｆは、ヒューズ開孔部１１の下層に配置され、例えば前
記実施の形態２と同じくＡｌ合金膜で構成され、第１Ａ
ｌ配線８０を形成する工程で同時に形成される。
【００８９】本実施の形態３のＷＬ−ＣＳＰによれば、
ヒューズ開孔部１１の上部にも再配線２やバンプランド
２Ａを配置することが可能となるので、再配線２やバン
プランド２Ａをレイアウトする際の自由度が向上する。
【００９０】（実施の形態４）本実施の形態４のＷＬ−
ＣＳＰの製造方法を図４８〜図５６を用いて工程順に説
明する。図４８は、この製造方法のフロー図である。
【００９１】まず、図４９に示すように、プラズマＣＶ
Ｄ法を用いて最上層配線４Ａ〜４Ｃの上部に窒化シリコ
ン膜からなる表面保護膜（無機パッシベーション膜）３
を堆積し、その後、前記表面保護膜３およびその下層の
酸化シリコン膜８５、７９に開孔１１Ａを形成する。
【００９２】次に、図５０および図５１に示すように、
表面保護膜３の上部に回転塗布法で感光性ポリイミド樹
脂膜５を堆積し、例えば９２℃、３００秒のプリベーク
を行った後、感光性ポリイミド樹脂膜５を露光、および
ベーク（例えば１１２℃で６０秒程度）して半硬化さ
せ、さらに非露光（未硬化）部分を現像処理で除去する
ことによって、ボンディングパッド形成領域に開孔６Ｂ
を形成し、ヒューズ領域に開孔１１Ｂを形成する。この
開孔１１Ｂは、先に形成した開孔１１Ａの上部に、開孔
１１Ａと連続するように形成する。これにより、ヒュー
ズＦの上部にヒューズ開孔部１１が形成される。
【００９３】次に、例えば３５０℃で１時間程度のベー
ク処理を行なうことによって、半硬化の感光性ポリイミ
ド樹脂膜５を完全硬化させる。このベーク処理は、欠陥
救済前に行うので、ベーク温度を高温（３５０℃）に設
定することができ、従って、短時間で膜を完全硬化させ
ることができる。
【００９４】次に、ボンディングパッドＢＰにプローブ
（図示せず）を当てて各チップ領域１Ａの良、不良を判
別する試験（ウエハ検査およびプローブ検査）を行う。
そして、このプローブ検査によって欠陥のあるメモリセ
ルが見出された場合には、図５２に示すように、ヒュー
ズ開孔部１１を通じて所定のヒューズＦにレーザビーム
ＬＢを照射し、ヒューズＦを溶断することによって欠陥
救済を行う。
【００９５】次に、図５３に示すように、印刷法を用い
て感光性ポリイミド樹脂膜５の上部に低弾性ポリアミド
イミド樹脂からなるエラストマー層１０を塗布した後、
２６０℃を超えない温度でベーク処理を行って膜を硬化
させる。感光性ポリイミド樹脂膜５の上部にエラストマ
ー層１０を形成することにより、ヒューズ開孔部１１の
内部にエラストマー層１０が充填される。
【００９６】次に、図５４に示すように、エラストマー
層１０の上部に前記実施の形態１と同様の方法でメッキ
シード層７、再配線２およびバンプランド２Ａとを形成
する。再配線２およびバンプランド２Ａは、エラストマ
ー層１０の上部にＣｕ膜とＮｉ膜とを堆積した後、フォ
トレジスト膜をマスクにしてこれらの膜をパターニング
することにより形成してもよい。
【００９７】次に、図５５に示すように、再配線２の上
部に前記実施の形態１と同様の方法で感光性ポリイミド
樹脂膜からなる最上層保護膜１２を堆積し、続いてバン
プランド２Ａの上部を覆う最上層保護膜１２を除去する
ことによって、バンプランド２Ａの表面を露出させる。
【００９８】次に、例えば２５０℃で２〜３時間程度の
ベーク処理を行って最上層保護膜１２を完全硬化させ
る。前述したように、最上層保護膜１２を完全硬化させ
るためのベーク処理は、２６０℃を超えない温度で行
う。
【００９９】次に、図５６に示すように、バンプランド
２Ａの表面にＡｕメッキ層１３を形成した後、バンプラ
ンド２Ａ上に半田バンプ１４を接続する。その後、ウエ
ハ１をバーンイン検査に付して各チップ領域１Ａの最終
検査を行った後、各チップ領域１Ａを個片のチップ１Ｂ
に切断、分離することにより、本実施の形態４のＷＬ−
ＣＳＰが完成する。
【０１００】本実施の形態４のＷＬ−ＣＳＰは、欠陥救
済前に感光性ポリイミド樹脂膜５を完全硬化させるの
で、ベーク温度を高温（３５０℃）に設定することがで
き、従って、短時間で膜を完全硬化させることができ
る。また、欠陥救済後のベーク処理工程が少なくなるの
で、メモリセルのリフレッシュ時間のばらつきをより確
実に防ぐことができ、信頼性の高いＷＬ−ＣＳＰを実現
することができる。
【０１０１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１０２】例えば、再配線は、メッキ法以外にも、ス
パッタリング法やＣＶＤ法などで形成することができ
る。再配線材料は、Ｃｕ、Ｎｉ以外の金属で構成するこ
ともできる。
【０１０３】また、ＤＲＡＭ以外にも、ＳＲＡＭやフラ
ッシュメモリなどを混載したＷＬ−ＣＳＰに広く適用す
ることができる。例えば、フラッシュメモリの製造工程
では、リテンション不良と呼ばれる書き込みデータの消
失を検出するために、メモリセルにデータを書き込んだ
後、２００℃以上の高温雰囲気中に数時間放置し、その
後、データを読み出す試験（リテンションベーク）が行
われる。従って、ＤＲＡＭ（またはＳＲＡＭ）とフラッ
シュメモリとを混載したＷＬ−ＣＳＰの場合、欠陥救済
を行った以後の工程で感光性ポリイミド樹脂膜を２５０
℃でベーク処理する際、フラッシュメモリのリテンショ
ンベークを同時に行うことにより、工程を短縮すること
が可能となる。
【０１０４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１０５】欠陥救済を行った以後の工程でヒューズ開
孔部の内部に絶縁膜を充填することにより、ヒューズ開
孔部の上部にも再配線やバンプランドを配置することが
可能となり、再配線やバンプランドのレイアウトの自由
度が高いＷＬ−ＣＳＰを実現することができる。また、
ヒューズ開孔部内に再配線用のメタル膜が入り込まない
ので、エッチング液によるヒューズの腐食を確実に防止
することができる。
【０１０６】また、欠陥救済を行った以後の工程で高温
の熱処理を行わないことにより、メモリセルのリフレッ
シュ時間のばらつきを防ぐことができるので、信頼性の
高いＷＬ−ＣＳＰを実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装
置の外観を示す斜視図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の再配線およびボンディングパッドのレイアウトを示
す斜視図である。
【図３】図１の要部拡大平面図である。
【図４】図１の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程を示すフロー図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法を示すウエハの平面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す要部平面図である。
【図９】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部平面図である。
【図１４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部平面図である。
【図２０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図２１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図２２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部平面図である。
【図２３】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図２４】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部平面図である。
【図２５】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図２６】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部平面図である。
【図２７】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部平面図である。
【図２８】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図２９】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図３０】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す斜視図である。
【図３１】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す要部断面図である。
【図３２】本発明の一実施の形態である半導体集積回路
装置の製造方法を示す斜視図である。
【図３３】本発明の一実施の形態である半導体集積回路
装置を用いたＢＧＡの断面図である。
【図３４】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示すフロー図である。
【図３５】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図３６】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図３７】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図３８】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図３９】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図４０】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図４１】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図４２】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図４３】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図４４】本発明の他の実施の形態である半導体集積回
路装置を用いたＢＧＡの断面図である。
【図４５】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部平面図である。
【図４６】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部平面図である。
【図４７】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図４８】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示すフロー図である。
【図４９】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図５０】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図５１】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図５２】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図５３】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図５４】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図５５】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【図５６】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。
【符号の説明】
１ 半導体ウエハ １Ａ チップ領域 １Ｂ 半導体チップ ２ 再配線 ２Ａ バンプランド ３ 表面保護膜（無機パッシベーション膜） ４、４Ａ〜４Ｃ 最上層配線 ５ 感光性ポリイミド樹脂膜（有機パッシベーション
膜） ６Ａ、６Ｂ 感光性ポリイミド樹脂膜の開孔 ７ メッキシード層 ８ フォトレジスト膜 ９ メタル膜 １０ エラストマー層 １１ ヒューズ開孔部 １１Ｂ 開孔 １２ 最上層保護膜 １３ Ａｕメッキ層 １４ 半田バンプ １４Ａ 半田ペースト １５ パッケージ基板 １６ 電極パッド １７ 半田バンプ １８ アンダーフィル樹脂 １９ 保護プレート ２３ 接着剤 ３０ 開孔 ３１ 半田印刷マスク ３２ スキージ ４０ ダイシングブレード ６２ 素子分離溝 ６３ ｐ型ウエル ６４ ゲート絶縁膜 ６５ ゲート電極 ６６ ｎ型半導体領域（ソース、ドレイン） ６７、６８ コンタクトホール ６９ プラグ ７０ 酸化シリコン膜 ７１ 溝 ７２ 下部電極 ７３ 高誘電体膜 ７４ 上部電極 ７５、７６ 酸化シリコン膜 ７７ スルーホール ７８ プラグ ７９ 酸化シリコン膜 ８０〜８２ 第１Ａｌ配線 ８３ スルーホール ８４ プラグ ８５ 酸化シリコン膜 ８６〜８９ フォトレジスト膜 ＢＬ ビット線 ＢＰ ボンディングパッド Ｃ 情報蓄積用容量素子 Ｆ ヒューズ ＭＡＲＹ メモリアレイ ＰＣ 周辺回路部 Ｑｔ メモリセル選択用ＭＩＳＦＥＴ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｄ 27/108 Ｅ 21/88 Ｓ 27/10 ６９１ (72)発明者 西村 朝雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 山口 欣秀 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 5F033 HH07 HH11 HH17 KK04 PP15 PP27 QQ08 QQ09 QQ10 QQ74 RR04 RR06 RR22 RR27 SS15 SS22 TT04 UU04 VV07 VV11 VV16 WW03 XX18 5F038 BE07 CD02 CD05 EZ14 EZ20 5F064 BB13 BB14 BB15 DD42 EE22 EE53 FF02 FF27 FF42 GG10 5F083 AD24 ER22 GA09 GA21 JA56 JA58 KA20 LA21 PR33 ZA10 ZA14 ZA20

Claims (32)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの主面に形成された複数の
    メモリセルと、 前記半導体チップの主面に形成された複数のヒューズ
    と、 前記複数のメモリセルよりも上層に形成された一層以上
    の複数の第１配線と、 前記複数の第１配線のうちの最上層の配線と同層の配線
    によって構成された複数の内部接続端子と、 前記複数の第１配線および前記複数のヒューズを覆うよ
    うに形成され、前記複数の内部接続端子を選択的に露出
    するパッシベーション膜と、 前記パッシベーション膜上に形成され、一端が前記内部
    接続端子に電気的に接続された複数の第２配線と、 前記複数の第２配線を覆うように形成され、前記複数の
    第２配線の他端部を選択的に露出する最上層保護膜と、 前記複数の第２配線の他端部上に形成された複数の外部
    接続端子とを有し、 前記複数の第２配線の少なくとも一部は、前記複数のヒ
    ューズの少なくとも一部の上に配置されていることを特
    徴とする半導体集積回路装置。
  2. 【請求項２】 前記パッシベーション膜は、無機パッシ
    ベーション膜とその上部に形成された有機パッシベーシ
    ョン膜とからなることを特徴とする請求項１記載の半導
    体集積回路装置。
  3. 【請求項３】 前記有機パッシベーション膜および前記
    最上層保護膜は、ポリイミド樹脂を主成分とする絶縁膜
    からなることを特徴とする請求項２記載の半導体集積回
    路装置。
  4. 【請求項４】 前記ポリイミド樹脂は、感光性ポリイミ
    ド樹脂であることを特徴とする請求項３記載の半導体集
    積回路装置。
  5. 【請求項５】 前記無機パッシベーション膜は、窒化シ
    リコン膜、または窒化シリコン膜と酸化シリコン膜との
    積層膜からなることを特徴とする請求項２記載の半導体
    集積回路装置。
  6. 【請求項６】 前記有機パッシベーション膜および前記
    最上層保護膜の膜厚は、前記無機パッシベーション膜の
    膜厚より大きいことを特徴とする請求項２記載の半導体
    集積回路装置。
  7. 【請求項７】 前記有機パッシベーション膜上にエラス
    トマー層が形成され、前記エラストマー層上に前記複数
    の第２配線が形成されていることを特徴とする請求項２
    記載の半導体集積回路装置。
  8. 【請求項８】 前記ヒューズは、前記第１配線の一部に
    よって構成されることを特徴とする請求項１記載の半導
    体集積回路装置。
  9. 【請求項９】 前記ヒューズは、前記メモリセルを構成
    する導電膜の一部によって構成されることを特徴とする
    請求項１記載の半導体集積回路装置。
  10. 【請求項１０】 前記第１配線は、アルミニウムまたは
    銅を主成分とする導電膜からなり、前記第２配線は、銅
    を主成分とする導電膜からなることを特徴とする請求項
    １記載の半導体集積回路装置。
  11. 【請求項１１】 前記外部接続端子は、バンプ電極から
    なることを特徴とする請求項１記載の半導体集積回路装
    置。
  12. 【請求項１２】 前記複数のメモリセルは、ＤＲＡＭを
    含んでいることを特徴とする請求項１記載の半導体集積
    回路装置。
  13. 【請求項１３】 半導体チップの主面に形成された複数
    のメモリセルを含む複数のメモリアレイと、 前記半導体チップの主面に形成され、少なくとも一部が
    前記複数のメモリアレイ間に配置された複数のヒューズ
    と、 前記複数のメモリセルよりも上層に形成された一層以上
    の複数の第１配線と、 前記複数の第１配線のうちの最上層の配線と同層の配線
    によって構成された複数の内部接続端子と、 前記複数の第１配線および前記複数のヒューズを覆うよ
    うに形成され、前記複数の内部接続端子を選択的に露出
    するパッシベーション膜と、 前記パッシベーション膜上に形成され、一端が前記内部
    接続端子に電気的に接続された複数の第２配線と、 前記複数の第２配線を覆うように形成され、前記複数の
    第２配線の他端部を選択的に露出する最上層保護膜と、 前記複数の第２配線の他端部上に形成された複数の外部
    接続端子とを有し、 前記複数の第２配線の少なくとも一部は、前記複数のヒ
    ューズの少なくとも一部の真上に配置されていることを
    特徴とする半導体集積回路装置。
  14. 【請求項１４】 （ａ）半導体ウエハの主面の複数のチ
    ップ領域に、複数のメモリセルを形成し、前記複数のメ
    モリセルの上層に、一層以上の複数の第１配線を形成
    し、前記複数のメモリセルを形成する工程または前記複
    数の第１配線を形成する工程のいずれかの工程におい
    て、前記複数のチップ領域に複数のヒューズを形成する
    工程、（ｂ）前記複数の第１配線および前記複数のヒュ
    ーズの上部にパッシベーション膜を形成した後、前記パ
    ッシベーション膜のそれぞれの一部を除去し、前記複数
    の第１配線のうちの最上層の配線と同層の配線を露出さ
    せることによって、複数の内部接続端子を形成する工
    程、（ｃ）前記パッシベーション膜の他の一部を除去す
    ることによって、前記複数のヒューズのそれぞれの上部
    にヒューズ開孔部を形成する工程、（ｄ）前記（ｂ）工
    程の後、欠陥セルの有無を検出するためのプローブ検査
    を行い、前記プローブ検査によって欠陥セルが見出され
    た場合は、前記複数のヒューズ開孔部のうちの所定のヒ
    ューズ開孔部を通じてその下部の前記ヒューズにレーザ
    を照射して溶断する工程、（ｅ）前記（ｄ）工程の後、
    前記複数のヒューズ開孔部の内部を含む前記パッシベー
    ション膜上にエラストマー層を形成する工程、（ｆ）前
    記エラストマー層を熱処理することによって、前記エラ
    ストマー層を硬化させる工程、（ｇ）前記エラストマー
    層の上部に、一端が前記内部接続端子に電気的に接続さ
    れた複数の第２配線を形成した後、前記複数の第２配線
    の上部に最上層保護膜を形成し、前記最上層保護膜の一
    部を除去することによって、前記複数の第２配線の他端
    部を選択的に露出する工程、（ｈ）前記最上層保護膜を
    熱処理することによって、前記最上層保護膜を硬化させ
    る工程、（ｉ）前記複数の第２配線の他端部に複数の外
    部接続端子を形成した後、前記半導体ウエハを前記チッ
    プ領域単位で切断することによって、複数の半導体チッ
    プを得る工程、を含み、前記（ｆ）工程の熱処理温度お
    よび前記（ｈ）工程の熱処理温度は、前記複数のメモリ
    セルの所定の特性を変動させない温度であることを特徴
    とする半導体集積回路装置の製造方法。
  15. 【請求項１５】 前記（ｆ）工程の熱処理温度および前
    記（ｈ）工程の熱処理温度は、２６０℃以下であること
    を特徴とする請求項１４記載の半導体集積回路装置の製
    造方法。
  16. 【請求項１６】 前記パッシベーション膜は、無機パッ
    シベーション膜とその上部に形成された有機パッシベー
    ション膜とを含み、前記有機パッシベーション膜は、熱
    処理によって膜が硬化する有機材料からなることを特徴
    とする請求項１４記載の半導体集積回路装置の製造方
    法。
  17. 【請求項１７】 前記有機パッシベーション膜を熱処理
    する工程は、前記（ｄ）工程よりも前であり、前記有機
    パッシベーション膜の熱処理温度は、前記（ｆ）工程の
    熱処理温度および前記（ｈ）工程の熱処理温度より高い
    ことを特徴とする請求項１６記載の半導体集積回路装置
    の製造方法。
  18. 【請求項１８】 前記有機パッシベーション膜を熱処理
    する工程は、前記（ｄ）工程よりも後であり、前記有機
    パッシベーション膜の熱処理温度は、前記複数のメモリ
    セルの所定の特性を変動させない温度であることを特徴
    とする請求項１６記載の半導体集積回路装置の製造方
    法。
  19. 【請求項１９】 （ａ）半導体ウエハの主面の複数のチ
    ップ領域に、複数のメモリセルを形成し、前記複数のメ
    モリセルの上層に、一層以上の複数の第１配線を形成
    し、前記複数のメモリセルを形成する工程または前記複
    数の第１配線を形成する工程のいずれかの工程におい
    て、前記複数のチップ領域に複数のヒューズを形成する
    工程、（ｂ）前記複数の第１配線および前記複数のヒュ
    ーズの上部にパッシベーション膜を形成した後、前記パ
    ッシベーション膜のそれぞれの一部を除去し、前記複数
    の第１配線のうちの最上層の配線と同層の配線を露出さ
    せることによって、複数の内部接続端子を形成する工
    程、（ｃ）前記パッシベーション膜の他の一部を除去す
    ることによって、前記複数のヒューズのそれぞれの上部
    にヒューズ開孔部を形成する工程、（ｄ）前記（ｂ）工
    程の後、欠陥セルの有無を検出するためのプローブ検査
    を行い、前記プローブ検査によって欠陥セルが見出され
    た場合は、前記複数のヒューズ開孔部のうちの所定のヒ
    ューズ開孔部を通じてその下部の前記ヒューズにレーザ
    を照射して溶断する工程、（ｅ）前記パッシベーション
    膜の上部に、一端が前記内部接続端子に電気的に接続さ
    れた複数の第２配線を形成した後、前記複数の第２配線
    の上部に最上層保護膜を形成し、前記最上層保護膜の一
    部を除去することによって、前記複数の第２配線の他端
    部を選択的に露出する工程、（ｆ）前記最上層保護膜を
    熱処理することによって、前記最上層保護膜を硬化させ
    る工程、（ｇ）前記複数の第２配線の他端部に複数の外
    部接続端子を形成した後、前記半導体ウエハを前記チッ
    プ領域単位で切断することによって、複数の半導体チッ
    プを得る工程、を含み、前記（ｆ）工程の熱処理温度
    は、前記複数のメモリセルの所定の特性を変動させない
    温度であることを特徴とする半導体集積回路装置の製造
    方法。
  20. 【請求項２０】 前記（ｆ）工程の熱処理温度は、２５
    ０℃以下であることを特徴とする請求項１９記載の半導
    体集積回路装置の製造方法。
  21. 【請求項２１】 前記パッシベーション膜は、無機パッ
    シベーション膜とその上部に形成された有機パッシベー
    ション膜とを含み、前記有機パッシベーション膜は、熱
    処理によって膜が硬化する有機材料からなることを特徴
    とする請求項１９記載の半導体集積回路装置の製造方
    法。
  22. 【請求項２２】 前記有機パッシベーション膜の熱処理
    温度は、前記（ｆ）工程の熱処理温度より高いことを特
    徴とする請求項２１記載の半導体集積回路装置の製造方
    法。
  23. 【請求項２３】 前記複数の第２配線の少なくとも一部
    を、前記複数のヒューズの少なくとも一部の上に配置す
    ることを特徴とする請求項１４または２０記載の半導体
    集積回路装置の製造方法。
  24. 【請求項２４】 前記有機パッシベーション膜および前
    記最上層保護膜は、ポリイミド樹脂を主成分とする絶縁
    膜からなることを特徴とする請求項１６または２１記載
    の半導体集積回路装置の製造方法。
  25. 【請求項２５】 前記ポリイミド樹脂は、感光性ポリイ
    ミド樹脂であることを特徴とする請求項２４記載の半導
    体集積回路装置の製造方法。
  26. 【請求項２６】 前記無機パッシベーション膜は、ＣＶ
    Ｄ法で堆積した窒化シリコン膜、または窒化シリコン膜
    と酸化シリコン膜との積層膜からなることを特徴とする
    請求項１６または２１記載の半導体集積回路装置の製造
    方法。
  27. 【請求項２７】 前記無機パッシベーション膜は、２５
    ０℃よりも高い温度で成膜することを特徴とする請求項
    ２６記載の半導体集積回路装置の製造方法。
  28. 【請求項２８】 前記第１配線は、アルミニウムまたは
    銅を主成分とする導電膜からなり、前記第２配線は、銅
    を主体とする導電膜からなることを特徴とする請求項１
    ４または１９記載の半導体集積回路装置の製造方法。
  29. 【請求項２９】 前記第２配線は、メッキ法で形成した
    導電膜からなることを特徴とする請求項１４または１９
    記載の半導体集積回路装置の製造方法。
  30. 【請求項３０】 前記複数のメモリセルは、ＤＲＡＭと
    フラッシュメモリとを含み、前記有機パッシベーション
    膜を前記第２の温度で熱処理する際、前記フラッシュメ
    モリのリテンションベーク処理を同時に行うことを特徴
    とする請求項１４または１９記載の半導体集積回路装置
    の製造方法。
  31. 【請求項３１】 前記外部接続端子は、半田バンプであ
    ることを特徴とする請求１４または１９記載の半導体集
    積回路装置の製造方法。
  32. 【請求項３２】 前記有機パッシベーション膜および前
    記最上層保護膜の膜厚は、前記無機パッシベーション膜
    の膜厚より大きいことを特徴とする請求項１６または２
    １記載の半導体集積回路装置の製造方法。
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