TW538490B - Semiconductor integrated circuit device and method of manufacturing the same - Google Patents

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TW538490B
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Toshio Miyamoto
Ichiro Anjo
Asao Nishimura
Yoshihide Yamaguchi
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Hitachi Ltd
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Description

538490 A7
[發明之技術領域] 本發明係有關半導體積體電路裝置及其製造方法，其適 用於晶圓製程下所形成之CSP (晶片尺寸封裝，Chipsize Package)技術，即晶圓狀態下完成封裝步驟之方法；亦即 適用於所謂的晶圓級C SP封裝（WL_csp)或晶圓製程封裝 (Wafer Process Package)之有效技術。 [先前技藝] 所謂的晶圓級（Wafer Level) CSP技術，係將封裝製程（後 製步驟）與晶圓製程（前製步驟）一體化，而於晶圓狀態下 完成封裝步驟之製造方法，由於其運用晶圓製程進行至封 裝製程為止之一貫流程，故相較於以往針對切割後的各個 晶粒進行封裝處理之方法，本發明具有大幅減少步驟數目 之優點。晶圓級csp又稱作晶圓製程封裝（WaferPn)eess Package; WPP)。 此外’由於上述晶圓級CSP技術，係以形成於晶圓上的 再配線層，代替將銲墊間距轉變成銲錫凸塊間距的所謂中 介層（InterP〇ser)之CSP内部配線層，並加上上述減少步驟 數目之效果，本發明可望降低CSP之製造成本。 有關晶圓級c S P技術之記載，可參考例如：日本技術調 查株式會社印行（2000年5月28日發明）之「電子安裝技術 •千枯年臨時特刊」81〜113頁、特許國際公開w〇 99/23696號公報、特開2000-91339行公報、特開2〇〇〇 138245號公報，以及特開2000-216253號公報等。 [本發明所欲解決之課題] ______ 本紙張尺度適用中國國家標Λ4規格( 210X 297公f )
裝 訂
線 538490 A7 _B7 五、發明説明（2 ) 過去針對切割後的單一晶粒所進行的封裝製程（後製步 驟）中’ DRAM (動態隨機存取記憶體，Dynamic Random Access Memory)等的記憶體LSI (大型積體電路）因具有冗 餘功能，可補救晶圓製程中產生的缺陷，故向來均用來提 升製造良率。 其方法係在部分電路中預留備用的列或行（冗餘電路）， 而當位址訊號進入記憶體陣列中的缺陷單元（不良位元）時 ’藉由選擇備用的列或行，以便在部分電路產生不良區域 時，不致於造成整體不良之缺陷補救功能。 不良區域與備用區域之間，係以切斷連接至位址切換電 路的保險絲來進行切換，保險絲之切斷方式，一般採用電 泥溶斷或雷射熔斷方式，但以雷射熔斷方式為主流，因其 置換程式的靈活度高，且在面積效率上較為有利。 缺陷補救用的保險絲係以金屬或多晶矽等電極配線材料 構成，而於晶圓主面形成半導體元件或配線之步驟晶圓製 程中同時形成。當在晶圓製程的最後步驟所進行的探針檢 查中發現缺陷單7C時，即藉由雷射等方法切斷上述保險絲 ，而將對應缺陷單元的位址分配至冗餘單元。 、晶圓表面一般會在頂層金屬配線的上部形成稱作鈍化膜 之保面保護膜，並進-步於其上形成聚酿亞胺等樹脂層。 鈍化膜係用來防止水分等從晶圓表面滲入電路，其係以例 如等離子體CVD (化學氣相沉積，Chemicai vap〇r
Deposition)法堆疊而成的氧化矽膜或氮化矽膜等質密的無
機絕緣膜構成。此外，形成谢許屁A 乂成树層的目的在於防止α射線 -5- 538490 A7 B7 五、發明説明（3 ) 造成軟體錯誤、晶片封裝樹脂（鑄模樹脂）中的矽填膠損傷 晶片表面’以及鈍化膜與鑄模樹脂之界面應力緩和等等。 由於上述鈍化膜及樹脂層，均形成微米（μπ1)級的厚層膜 厚度’故於切斷保險絲進行缺陷補救時，必須在探針檢查 之前，先行去除保險絲上部的鈍化膜及樹脂層。此外，保 險絲形成於比較下層的導電層時，位在鈍化膜下層的層間 絕緣膜亦必須進行姓刻，使其厚度變薄。 去除保險絲上部的絕緣膜，係以下述為例的步驟進行·· 首先於晶圓主面形成丰導體元件，接著於其上部形成複數 層的金屬配線，然後於形成此半導體元件乃至形成頂層金 屬配線為止的一連串步驟中之任一項步驟，形成保險絲。 接著’為了將保險絲上部的絕緣膜厚度調整到1 μιη左右 ’以光阻膜為掩罩進行乾式蝕刻而於保險絲上部的絕緣膜 上形成開孔部後，於包含此開孔部的底部之頂層金屬配線 上部形成鈍化膜，並接著於鈍化膜的上部形成聚醯亞胺樹 月曰層。鈍化膜係以400°c〜500°c的等離子體CVD法堆疊氮 化膜或氧化膜而形成。聚醯亞胺樹脂層係以自旋塗佈法形 成，之後進行350°C左右的烘烤處理使膜硬化。 y 再於聚醯亞胺樹脂層的上部形成光阻膜，而藉由進行以 光阻膜為掩罩的濕式蝕刻來去除保險絲上部的樹脂層，令 鈍化膜露出。在此同時，並藉由去除形成包含晶片夕9卜部^ 續端子的銲墊區域之聚醯亞胺樹脂層，令鈍化膜露出。 去除上述光阻膜後，利用以聚醯亞胺樹脂層作為掩罩的 乾式蝕刻，去除保險絲上部（絕緣膜上形成有開孔部之區 _ _ -6- 本紙張尺度適射襲緖準(CNS) λ视格⑼ί)κ297公 538490 A7 B7 五、發明説明（4 ) 域）的鈍化膜。在此同時，並藉由去除形成銲墊區域的鈍 化膜，以形成銲墊。 在利用晶圓製程的最後步驟中進行的探針檢查，偵測出 缺陷單元的情形時，即以雷射穿過保險絲上部的絕緣膜上 所形成之上述開孔部’照射特定的保險絲以切斷該保險絲 ，藉此進行缺陷補救。 然而本發明者已明確指出，於以往的晶圓級c s p製程中 使用上述的缺陷補救步驟時，會發生以下問題。 亦即，由於在晶圓級CSP製程中，於進行探針檢查及缺 陷補救之後，會在覆蓋晶圓表面的聚醯亞胺樹脂層的上部 形成再配線，且再配線的其中一端連接外部接續端子之凸 塊電極，故於聚Si亞胺樹脂層的上部形成再配線用的金屬 膜之步驟中，金屬膜會進入保險絲上部的開孔部内，因此 ，為防止雷射切斷後的保險絲經由金屬膜而造成短路，必 須進订以蝕刻液去除開孔部内的金屬膜之步驟，但殘留在 開孔部内的蝕刻液會造成保險絲腐蝕。 此外，在伴隨缺陷補救製程的晶圓級csp製程中，保險 絲上部的聚醯亞胺樹脂層會殘留雷射照射用的開孔，因此 ’於聚醯亞胺樹脂層的上部形成再配線時，必須避開此開 孔部以配置再配線’如此亦會造成再配線的布局自由度降 低之問題。 此外，在以往的晶圓級CSP製程中’進行探針檢查及缺 陷補救之後，會於聚酿亞胺樹脂層的上部形成再配線，並 進一步於再配線的上部’多加一道形成包含聚醯亞胺樹脂 本紙張尺度適用t國國家標準(CNS) 规格（210 X 297公聲，丨
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五、發明説明（5 ) 己憶早元的特性將 動，產生每個記憶 層等的頂層保護膜之步驟。如此一來，記 在此等步驟中所進行的高溫熱處理下變動 單元的更新時間不一致等之不良情形，結果將可能導致^ 本探針檢查為良品的晶片變成不良品。 本發明之目的在於提供一種技術，其係能夠在藉由切斷 保險絲進行缺陷補救的晶圓級c S P製程中，提高再配線的 布局自由度。 ’ 本發明之其他目的在於提供一種技術，其係能夠在藉由 切斷保險絲進行缺陷補救的晶圓級C s P製程中，有效^止 保險絲腐蝕。 本發明之其他目的在於提供一種技術，其係能夠提升藉 由切斷保險絲進行缺陷補救的晶圓級C S P製程之可靠性。 本發明除前述以外之其他目的與新特徵，皆於本說明書 之敘述以及附件圖式中明示之。 曰 [課題之解決手段] 以下謹舉出本說明書中所揭示之發明中具代表性者，簡 單說明其概要。 9 本發明之晶圓級c S P係具有：數個記憶單元，其係形成 於半導體晶片之主面；數條保險絲，其係形成於前述半導 體晶片之主面；一層以上的複數第一配線，其係形成於前 述複數個記憶單元之上層；複數個内部接續端子，其係以 前述複數第一配線中的頂層配線及同層配線構成；鈍化膜 ’其係覆蓋前述複數第一配線及前述複數條保險絲而形成 ’並選擇性地露出前述複數個内部接續端子；複數第二配 本紙張尺度適州中國阐家標準(CNS) Λ !规格（2!〇x 297公釐） 538490 A7
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538490 五、發明説明（8 分的前述鈍化膜，以露出前述複數第_配線中的頂層 與同層配線，藉此形成複數個内部接續端子· q (c) 保險絲開孔部形成步驟，其係藉由去除前述鈍化膜 足其他邵分，而於前述複數條保險絲上， PBL部； ”料成保險絲 (d) 保險絲溶斷步驟，其係於前述（b)步驟之後進 檢查，偵、測是否有缺陷記憶單元，如利用前述探針檢 現缺陷單元時，以雷射穿過前述複數個保險絲開孔部/ 特定保險絲開孔部，照射並熔斷其下部的前述保險緣· (〇複數第二配線露出步驟，其係於前述鈍化膜'的上 ’形成複數第二配線，其-端係與前述内部接續端子電 連接’再於前述複數第二配線的上部形成頂層保護膜，向 楮由去除一邵分的前述頂層保護膜，選擇性露出前述複數 第二配線之另一端； ⑴頂層保護膜硬化步驟，其係藉由前述頂層保護膜 熱處理，令前述頂層保護膜硬化；及 (g)半導體晶片完成步驟’其係於前述複數第二配線… f -端形成數個外部接續端子後，藉由依前述晶片區域為 单位^斷分割前述半導體晶圓，以得到複數個半举體晶片； 且則述步驟（f)的熱處理溫度，不致於改變前述複數 記憶單元之特定特性。 [本發明之實施形態] 、以：利用圖式詳細說明本發明之實施形態。用以說明 施形態之所有圖式中，凡具.有相同機能者均以同一符號 的 部 性 而 之 的 個 實 -11 - I/297公犛） 538490 A7 _____B7 五、發明説明（9 ) 示，原則上省略其重覆說明。 在以下的實施形態中所謂的銲墊，係指申請專利範圍之 内部接續端子。 此外，在以下的實施形態中所謂的再配線，係指申請專 利範圍的第一配線’其係形成於有機純化膜或彈性體層上。 又於以下的實施形態中所謂的銲錫凸塊，係指申請專利 範圍之外部接續端子。 (實施形態一） 圖1之斜視圖，顯示使用本實施形態一的半導體積體電 路裝置之晶圓製程而形成之c S P，亦即在晶圓狀態下完成 封裝步驟之晶圓級C S P (以下稱作WL-CSP)製造方法；圖2 為顯示WL-CSP的再配線（再配線層）及銲墊之斜視圖；圖3 為WL-CSP之要部放大平面圖；圖4為WL-CSP之要部放大 剖面圖。 圖1〜圖4所示的本實施形態一之WL-CSP具有：於半導 體晶片（以下簡稱晶片·）1 B的主面上形成數個銲錫凸塊^ 4 之構造，該半導體晶片包含單晶矽，而該單晶矽具有例如 長邊為8.7 mm、短邊為5.7 mm、厚度為725 μπι左右之外觀 尺寸。在此晶片1 Β的主面上，形成有後述之DRAM (動態 隨機存取記憶體，Dynamic Random Access Memory)。 晶片1 B主面的中央部朝晶片i B的長邊方向，配置有四 行的複數個銲墊BP，其係以一部分的頂層配線4構成。頂 層配線4的上部，除了銲墊B p的上部以外，均以表面保碟 (無機鈍化膜）膜3覆蓋。表面保護膜3的上部，係介以感^ -12- 538490 A7 一_____— B7 五、發明説明（10 ) —-- 性聚酿亞胺（有機純化膜）5以及形成於其上部的彈性體層 10，而形成再配線2。再配線2的上部，除了其中一端的 凸塊端子2A之上部以外，均以頂層保護膜12覆蓋。凸塊 端子2A的上部形成有銲錫凸塊14，其係構成wL_csp的外 部接續端子。如圖4所示’再配線2之另—端，係透過感光 性聚醯亞胺樹脂膜5上形成的開孔6A，而與銲墊Bp電性連 接。 圖2〜圖4中的符號1丨係表示保險絲開孔部，保險絲開 孔部11的下層形成有保險絲F，但在上述圖3中未予繪示 。如後所述，藉由晶圓製程的最後步驟中進行的探針檢查 發現缺陷單元時，係以雷射穿過此保險絲開孔部丨丨照射並 熔斷保險絲F，藉此將對應缺陷單元的位址移轉至冗餘單 7C，以進行缺陷補救。保險絲開孔部丨丨配置在晶片丨B主 面上的數個位置，且其中一部分配置於再配線2的下層及 凸塊端子2A的下層。 圖5為晶片1 B的要部剖面圖，左半部為記憶單元形成之 區域（記憶體陣列），右半部為保險絲形成之區域（保險絲 區域）。至於感光性聚醯亞胺樹脂膜5上層以上的部分（彈 性體層1 0、再配線2、凸塊端子2 a及頂層保護膜丨2等）， 在圖中予以省略。 晶片1 B的主面形成有元件隔離溝6 2及p型井6 3。記憶體 陣列p型井6 3内形成有n通道型記憶單元選擇用misfet (金 屬絕緣場效電晶體，Metal Insulator* Semiconductor Field Effect Transistor) Qt以及數個記憶單元，該等記憶單元係 -13- 本紙張尺度適用中國國家標準(CNS) 公釐） 538490 A7 B7 五、發明説明（11 ) 包含形成於上述MISFET的資訊儲存用容量元件（：。 記憶單元選擇用MISFETQt，主要係以閘極絕緣膜64、 閘電極65 (字元線WL)，以及一對n型半導體區域（源極、 汲極區域）66、66構成。閘電極65 (字元線WL)包含所謂 聚合金屬（Polymetal)構造之導電膜，該構造即例如於摻雜 諸如P (磷）的η型多晶矽膜之上部，堆疊WNx (氮化鎢）膜及 ^ (嫣）膜。構成記憶單元選擇用MISFETQt的源極、汲極 之一對n型半導體區域66、66的上部，形成有接觸孔67、 68，這些接觸孔67、68的内部埋設有栓塞69，其係包含 例如摻雜Ρ (磷）的η型多晶矽膜。 " 記憶單元選擇用MISFETQt的上部，形成有位元線 讀取記憶單元的資料。位元線BL係經由其下部的栓塞69 ，電性連接至記憶單元選擇用MISFETQt的源極、汲極之一 端（η型半導體區域66)。位元線BL包含例如於wn 部堆疊W膜而成之導電膜。 x 艰成有資訊儲存用容量元件c 位元線B L的上部 儲存用容量元件C形成於位元線BL的上部之厚層氧化矽膜 70所形成的溝道7 1内部，並由以下所構成：例如，下部 電極72，其係包含摻雜P(磷）的„型多晶矽膜；高介電髀 膜73，其係包含Ta2〇5(氧化鈕）膜；以及上部電極74，^ 係包含TiN(氮化鈥）膜。資訊儲存用容量元件c的下部電 極7 2，係經由形成於其下層的氧化矽膜7 5、7 6之穿孔7 7 内的栓塞78及其下層的栓塞69’而與記憶單元選擇用 MISFETQt的源極、沒極之另一端（11型半導體區域％電性 -14- 本紙張尺度適用中國國家標準(CNS) ‘‘V!規格< 2丨0 X 297公楚) 538490 A7 B7 五、發明説明（ 連接。
險絲F，保險絲ρ 中所示的保險絲F 保險絲區域的氧化矽膜7 6上形成有保 包含例如摻雜P (磷）的η型多晶矽膜。圖 ’係以雷射熔斷後的狀態。 資訊儲存用容量元件c的上部形成有氧切，其上 部並進步形成有第1 A 1配線8 0〜8 2。保險絲區域的第 1 A 1配線8 1、8 2，係經由埋設在其下層的穿孔8 3中之检 塞8 4，而與保險絲ρ電性連接。 、第1A1配線8〇〜82的上部形成有氧化矽膜，其上部 、、進步形成有頂層配線4 (4A〜4C)。頂層配線4A〜4C與 下層的第1 A 1配線8 〇〜8 2，係同樣以a丨合金構成。頂層 配$ 4的上部形成有表面保護膜3，表面保護膜3包含例如 以等離子體C V D法堆疊而成的氮化矽膜。表面保護膜3的 上部形成有感光性聚醯亞胺樹脂膜5。保險絲區域的表面 保邊膜3、氧化矽膜8 5、7 9和7 〇内，形成有保險絲開孔部 口如則述圖4所,感光性聚醯亞胺樹脂膜5的上部形成有 彈性to層1 〇，而彈性體層丨〇的上部，形成有再配線2及凸 塊端子2 A ’再配線2的上部則形成有頂層保護膜！ 2 ;而凸 塊端子2 A的上部則連接銲錫凸塊1 4。 接著利用圖6〜圖3 2，針對如上所構成的WL-CSP之製造 方法’依序說明其步驟。圖6即為此製造方法之流程圖。 圖7為晶圓製程進行中的半導體晶圓（以下簡稱晶圓）1 足平面圖。如圖所示，晶圓1的主面劃分為複數個晶片區
538490 A7 B7 五、發明説明（13 域1 A ’而如圖8所示，各個晶片區域1 A包含數個記憶體陣 列（MARY) ’以及配置於其間的周邊電路部p c。 圖9為顯示上述晶片區域1 a的要部（記憶體陣列及保險 絲區域）之剖面圖。晶片區域1 A的記憶體陣列中形成有數 個1己憶單元’其係包含前述圖5所示的記憶單元選擇用 MISFE 丁 Qt及資訊儲存用容量元件C。資訊儲存用容量元件 C的上邵形成有第ΐΑ1配線80，且其上部進一步形成有第 2 A 1 g己g 己 |泉 4 a 。 至於保險絲區域中，形成有保險絲F ,此保險絲ρ係包含 例如埋設於記憶體陣列的穿孔7 8之栓塞7 8，以及同層的 多晶石夕膜。保險絲F之形成，亦可使用例如與位元線B乙同 層之金屬膜，以及與閘電極6 5同層的聚合金屬膜等。亦即 ’保險絲F形成步驟，係於晶圓1上形成記憶單元和配線之 一連争步驟中之任一項步驟下進行。保險絲F上部，形成 有第1 A 1配線8 1、8 2及頂層配線4 B、4 C。 接著如圖1 0所示，使用等離子C V D法於頂層配線4 A〜 4C的上部’堆疊包含氮化膜之表面保護膜（無機鈍化膜）3 。構成表面保護膜3的氮化矽膜之膜厚，例如為丨·3 μ m〜 1.6 μπι ;成膜溫度例如為4〇〇°C〜500°C。表面保護膜3亦可 由兩層無機絕緣膜構成，一為利用等離子c V D法堆疊至膜 厚約0.3 μ m的氧化矽膜，一為同樣利用等離子c v D法堆疊 至膜厚約1 · 3 μ m的氮化矽膜。 接著如圖1 1及圖1 2所示，以光阻膜8 6作為掩罩，進行 表面保護膜3之乾式触刻’以露出一部分的頂層配線4 ,藉 -16- 本紙張尺度適用中阐國苳標和C NJS) Λ4規格< 210 X :M)7公犛） A7 B7
538490 五、發明説明（14 此形成銲墊B P。此時，並對保險絲區域的表面保護膜3、 氧化矽膜8 5、7 9、7 0予以乾式蝕刻，於保險絲F的上部形 成保險絲開孔部丨1。形成保險絲開孔部11，係為了讓覆 蓋在保險絲F上部的絕緣膜之膜厚，削薄至丨μπι左右。如 圖13所示，銲墊bp及保險絲開孔部11配置於各晶片區域 1Α的中央部位，且延著長邊方向排成四行。 接著，於去除光阻膜86後，以探針對準銲墊Βρ (未予圖 不），進行判斷各晶片區域1 Α良窳與否之測試（晶圓檢查及 探針檢查），當此探針檢查中發現記憶單元有缺陷時，即 進行缺陷補救，將對應缺陷單元之位址分配至冗餘單元。 如圖1 4所示，此缺陷補救方式，係穿過保險絲開孔部Η 對特定的保險絲F照射雷射光束Lb，以熔斷保險絲ρ。 進行過上述缺陷補救的晶圓丨，如在其後的步驟中長時 間曝露在高溫環境下，則記憶單元的特性將有所變動，而 產生各個記憶單元的更新時間不一致等不良情形，故上述 測4中判走為良品的晶片區域1 A，最後仍有可能變成不良 因此，進行缺陷補救過後的步驟中，必須設定晶圓1的 處理溫度上限，避免在超過此上限溫度的高溫下進行熱處 理。此上限溫度因記憶單元的構造或設計規則而異，無法 一概訂定標準，但以本實施形態一的DRAM之情形，例如 可設定為260°c。 接著如圖1 5及圖1 6所示，以自旋塗佈法於表面保護膜3 的上部形成膜厚約3 5 μ m的感光性聚酿亞胺樹脂膜5 ,並 進行例如92°C、300秒的預先烘烤處理。藉由在表面保護膜 -17- 度適爪中國阑客標·準< Λ4規格（1 () X a)?公斧）
裝 訂
538490 A7 _______ B7 __ i、發明説明（15 ) 3的上部形成感光性聚醯亞胺樹脂膜5，將感光性聚醯亞胺 樹脂膜5填充在保險絲開孔部1 1的内部。 接著’令銲墊B P上部以外區域的感光性聚醯亞胺樹脂膜 5曝光並烘烤（例如在U2°C下烘烤6 0秒左右）使之半硬化後 ，如圖1 7所示，利用顯影處理去除感光性聚醯亞胺樹脂膜 5的未曝光（未硬化）部分，藉此於銲墊b P的上部形成開孔 6A。 接著以例如2 5 0 °C的溫度進行2〜3小時左右的烘烤處理 ，令半硬化的感先性聚醯亞胺樹脂膜5完全硬化，藉此使 其膜厚度達15 μπι左右之後，如圖18及圖19所示，於感光 性聚驢亞胺樹脂膜5的上部，堆疊包含低彈性聚醯胺一驢 亞胺（Polyamide-imide)樹脂之彈性體層1 〇。如圖所示，彈 性體層1 0係堆登於晶片區域1 A的中央部位，亦即銲塾b p 所配置的區域以外之區域。 上述彈性體層1 0係使用印刷法予以塗佈，之後進行例如 250°C的烘烤處理，形成75 μm左右的膜厚度。如前所述， 於進行缺陷補救之後的步驟中，為防止記憶單元的更新時 間不一致，故必須避免在超過260°C的高溫下進行熱處理 ，因此，令感光性聚醯亞胺樹脂膜5硬化的烘烤處理，以 及令彈性體層1 0硬化的烘烤處理，均於不超過26(rc的溫 度下進行。 接著如圖20所示，於包含銲墊BP表面的彈性體層1〇之上 部’形成鍍膜層7。鍍膜層7係由例如以濺射法堆疊成膜厚 50 nm〜150 urn左右之Cr (鉻）膜，以及膜厚μιη〜〇 7 -18- 本紙*尺度適用中國國家標苹(CNS) Λ4規格（210 / 297公I) 538490 A7 B7 五、發明説明（16 ) 左右的C U (銅）膜構成。 接著如圖2 1所示，以光阻膜8 7覆蓋再配線形成區域以 外的鍍膜層7之後，使用電鍍法於鍍膜層7的表面生長金屬 膜9。金屬膜9係以例如膜厚3 μ m〜15 μ m左右的C u膜及膜 厚2 μ m〜5 μ m左右的N i (鎳）膜構成。 接著，藉由於去除光阻膜8 7後，以濕式蚀刻去除此光阻 膜87所覆蓋的區域中之鍍膜層7，而如圖22、圖23及圖 24所示，形成由金屬膜9構成的再配線2及凸塊端子2A。 以濕式蝕刻去除鍍膜層7的時候，金屬膜9的表面亦會同時 蝕刻，不過金屬膜9的膜厚比鍍膜層7厚出許多，因此不致 於發生問題。再配線2與凸塊端子2 A，亦可將利用濺射法 於彈性體層1 0上部堆疊而成的金屬膜予以圖案化後形成， 但如本實施形態一的情形，使用電鍍法進行再配線2的厚 膜化、微小化，較使用濺射法更為容易。 如上所述，在本實施形態中，係對保險絲F照射雷射光 束L B以進行缺陷補救後，於保險絲開孔部丨丨的内部填充 感光性聚醯亞胺樹脂膜5，其後再於彈性體層1 〇的上部， 开> 成再配線2與凸塊端子2 A，因此，根據此製造步驟，保 險絲開孔部1 1之上部亦可配置再配線2及凸塊端子2 A。 接著如圖2 5所示，於再配線2的上部堆疊包含感光性聚 醯亞胺樹脂膜之頂層保護膜丨2。以自旋塗佈令完全硬化後 的感光性聚醯亞胺樹脂膜之膜厚度達5 μπι〜25 μπι左右之 後，例如以92°C的溫度進行3 0 0秒之預先烘烤處理。頂層 保護膜1 2除了感光性聚醯亞胺樹脂膜以外，亦可由防銲光 ，19- 本紙張尺度適用中國國家標準(CNS) Λ4規格/ 297公译） 538490 A7 B7
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印助銲劑1 4 A，亦不致於入侵到保險絲 造成保險絲F短路之虞。 開孔部1 1的内部而 接著，ϋ由以24〇。(：左右的溫度加熱晶圓i，並將助鮮劑 MA予以㈣，以於凸塊端子2八上形成如前述圖^所示的 球狀之鋒錫凸塊14。輝錫凸塊14係由無錯（pb)銲料（溶融 溫度為220T：〜23〇。〇構成，其中包含例如9 8 5 %的^(錫） 、1%的Ag (銀）以及0.5%的Cu (銅）；其直徑約為125 μιη 〜450 μιη左右《銲錫凸塊14除了使用上述印刷法外，亦可 使用電鍍法形成。此外，亦可將預先形成球狀的錫球載於 凸塊端子上2 Α後，再加熱晶圓1將錫球予以回銲，形成銲 錫凸塊。 其後，隨著晶圓1的老化檢查，對各個晶片區域丨A進行 最終檢查後，如圖3 2所示，以切割刀片4 〇將晶圓1的各晶 片區域1 A切斷、分割成單粒晶片1B，完成前述圖1〜圖4 所示的WL-CSP。依上述步驟製成的WL-CSP，再視需要進 一步經過性能、外觀等各種最終檢查後，即可收納於g盒 器具中出貨。 圖3 3顯示形成DRAM的本實施形態一之WL-CSP，以及形 成例如微控制器的其他晶片（WL-CSP2)於封裝基板15的主 面上之倒置式BGA (球狀柵極陣列Ball Grid Array)封裝情 形。兩晶片（WL-CSP和WL-CSP2)係以覆晶方式進行封裝， 其係將形成於其主面的複數個銲錫凸塊1 4，分別連接於封 裝基板1 5的主面上相對應的電極接塾1 6上。晶片（WL-CSP 和WL-CSP2)的背面（上面）係以接著劑2 3黏貼著金屬製的 -21 - 本紙張尺度適/彳】中阐國家標準(CNS) Λ4規格（2丨0 X 297公釐）
裝 玎
538490 五、發明説明（19 ) 保護片19。封裝基板15係以基板上形成有eu配線的一般 印刷配f基板構成，其中包含破璃環氧樹脂、bt樹脂（聚 雙醯胺疊氮樹脂，Bis-maleimide Triazine)等材質，其背面 (下面）的黾極接塾1 6上連接有構成B G a的外部接續端子 之複數個銲錫凸塊1 7。銲錫凸塊丨7係以銲材構成，其熔 融溫度低於連接在晶片（WL-Csp* WL-Csp2)主面上的銲錫 凸塊14者，例如Sn-Pb共晶合金（熔融溫度為183。〇。 由於本實施形態一的WL-CSP，係於頂層配線4與再配線 2之間形成有包含低彈性樹脂之彈性體層1 〇，故可藉此彈 性體層10，有效緩和於封裝基板15上構裝時的熱 應力，以及構裝後於實際使用時所產生的熱應力。如此， 不但可緩和施加在WL-CSP與封裝基板1 5的接續部（銲錫凸 塊14)之應力，亦可延長銲錫凸塊14之接續壽命。 此外’若為不具有上述彈性體層1 〇之類的應力緩和層之 WL-CSP ’則必須進行封裝樹脂（底膠填充樹脂）之填充步驟 以緩和WL-CSP與封裝基板1 5之間的應力，但本實施形態 一的WL-CSP可省略此封裝樹脂的填充步驟，如此，除了 可簡化WL-CSP封裝至封裝基板15的步驟外，更可讓封裝 在封裝基板15上的WL-CSP檢修作業易於進行。 如根據本實施形態一之WL-CSP，則在保險絲開孔部1 1 的上部亦可配置再配線2，故可提高再配線2的線路布局自 由度。 此外，於缺陷補救過後的步驟中避免以超過260°C的高溫 進行熱處理，可防止記憶單元的更新時間不一致，故可製 -22- ^ . 本紙張尺度適用中國國家標準(CNS) Λ4規格（U0 X 297公釐） 538490 A7 _____ B7 五、發明説明（2〇 ) 造出可靠性高的WL-CSP。 再者’於缺陷補救過後的步驟中，因保險絲開孔部丨i的 内邵填充有感光性聚醯亞胺樹脂膜5，因此水分等不會經 由保險糸開孔部1 1入侵到晶片1 B的内部’如此可防止配 線腐1虫’故可製造出可靠性高的WL-CSP。 (實施形態2) 以下利用圖3 4〜圖4 3，針對本實施形態二的WL_cspi 製造方法，依序說明其步驟。圖3 4即為此製造方法之流程 圖。 首先如圖3 5所示，於晶圓1的各晶片區域1 A内，形成記 憶單疋、保險絲F、第i A 1配線8〇及頂層配線々a、4B、 4 C。在前述實施形態一中，保險絲F係以多晶矽膜構成， 然在本實施形態中係以A丨合金膜構成，並於形成第i A i配 線8 0的步驟中同時形成之。其他構成均與前述實施形態一 相同。 接著如圖36及圖37所示，使用電漿CVD法於頂層配線4 、4A〜4C的上部堆疊包含氮化矽膜之表面保護膜（無機鈍 化膜）3後，以光阻膜88作為掩罩，將頂層配線4上部的表 面保護膜3予以乾式蝕刻，藉此形成銲墊B p。並在此時， 藉由將保險絲F上部的表面保護膜3予以乾式蝕刻，以形成 保險絲開孔部1 1。 接著，於去除光阻膜8 8後，以探針對準銲整B p (未予圖 不），進行判斷各晶片區域1 A良窳與否之測試（晶圓檢查及 探針檢查），在藉此探針檢查中發現具有缺陷之記憶單元 -23- 尽紙張尺度適州中國國家標準<ClVS) Λ4規格丨，)/297公犛） 538490 A7 B7 五、發明説明（21 ) 時’即如圖3 8所示，透過保險絲開孔部1 1對特定的保險 絲F照射雷射光束l b而熔斷保險絲F，藉此進行缺陷補救。 接著如圖3 9所示，以前述實施形態相同的方法，於表面 保護膜3的上部形成感光性聚醯亞胺樹脂膜5，再於銲塾 BP的上部形成開孔6a後’在250C的溫度下進行2〜3小時 的烘烤處理，令感光性聚醯亞胺樹脂膜5完全硬化。相同 於前述實施形態一，在缺陷補救進行過後的步驟中，為防 止記憶單元的更新時間不一致，故於2601以下之溫度進行 令感光性聚醯亞胺樹脂膜5完全硬化之烘烤處理。 接著如圖4 0所示，於包含露出於開孔6 A底部的銲整B P 表面之感光性聚醯亞胺樹脂膜5的上部形成鍍膜層7後，如 圖41所示，於鍍膜層7的表面生長金屬膜9，接著以濕式 姓刻去除多餘的鍍膜層7，藉此形成金屬膜9所構成的再配 線2及凸塊端子2 a。鍍膜層7以及金屬膜9，係以相同於前 述實施形態一之方法形成。 接著如圖4 2所示，於再配線2的上部堆疊包含感光性聚 醒亞胺樹脂膜之頂層保護膜丨2後，藉由去除覆蓋於凸塊端 子2A上部的頂層保護膜12，令凸塊端子2A的表面露出。 去除頂層保護膜1 2的方法，係以相同於前述實施形態一的 方法進行。接著，在例如25〇〇c下進行2〜3小時的烘烤處 理’令頂層保護膜1 2完全硬化。如前所述，此烘烤處理係 於不超過260°C的溫度下進行。 接著如圖43所示，於凸塊端子2A的表面形成Au電鍍層 13後’將銲錫凸塊14連接於凸塊端子2八上。Au電鍍層 -24 - 足I適州中國國家標準㈣S〗Λ视X 297公趁）
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538490 A7 B7 五、發明説明（22 ) 1 3及銲錫凸塊i 4，係以相同於前述實施形態一之方法形 成。其後，隨著晶圓1的老化檢查，對各個晶片區域1 A進 行最終檢查，並進一步將晶圓1的各晶片區域1 A切斷、分 割成單粒晶片1 B，即完成WL-CSP之製造。依上述步驟製 成的WL-CSP，再視需要進一步經過性能、外觀等各種最 終檢查後，即可收納於匣盒器具中出貨。 圖44顯示形成DRAM的本實施形態二之WL-CSP，以及形 成例如微控制器的其他晶片（WL-CSP2 )於封裝基板15的主 面上之倒置式B G A封裝情形。其與前述實施形態一的bgA (參照圖3 3 )之不同點在於：晶片（WL-CSP和WL-CSP2)與 封裝基板1 5的缝隙之間，填充了底膠填充（Underfiu)樹脂 1 8。底膠填充樹脂1 8會引起晶片（WL-CSP和WL-CSP2)與 封裝基板1 5之間的熱膨脹係數差，並兼具緩和施加在兩者 接續部的銲錫凸塊1 4之應力，以及防止水分等入侵晶片 (WL-CSP和WL-CSP2)的主面等功能。底膠填充樹脂i 8包 含例如添加了矽填充物之環氧樹脂。 如根據本實施形態二之WL-CSP，則在保險絲開孔部！ i 的上部亦可配置再配線2，故可提高再配線2的線路布局自 由度。 此外，於缺陷補救過後的步驟中避免以超過26〇°c的高溫 進行熱處理，可防止記憶單元的更新時間不一致，故可製 造出可靠性高的WL-CSP。 再者，於缺陷補救過後的步驟中，因保險絲開孔部1 1的 ，部填充有感光性聚醯亞胺樹脂膜5，因此水分等不會經 -25- 本紙依尺度適用中國國家標準(CNS) Λ4规格（2U)X 297公楚）
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發明説明 由保險絲開孔邵1 1入侵到晶片1 B的内部，如此可防止配 線腐蚀，故可製造出可靠性高的WL-CSp。 (實施形態3 ) 圖4 5顯不形成於本實施形態三的WL-csP中之銲墊b p及 保險絲開孔部1丨之布局。圖4 6為此WL_csp (晶片^ B )之 要部放大平面圖；圖4 7則為要部剖面圖。 晶片1 B主面的中央部上，沿著晶片1 b的長邊方向配置 有兩行複數個銲墊BP。保險絲開孔部丨丨中，一部分平行 於銲墊B P而呈兩行配置，其他部分則配置於記憶體陣列 (MARY)之間的周邊電路部pc。保險絲F雖未於圖中繪示 ，=其係配置於保險絲開孔部1}的下層，以例如相同於前 、、貫知形怨一之A1合金膜構成’並於形成第配線8〇 之步驟中同時形成。 如根據本實施形態三之WL_csp，則在保險絲開孔部i工 的上部亦可配置再配線2及凸塊端子2A，故可提高再配線 2及凸塊端子2A的布局自由度。 (實施形態4) u以下利用圖4 8〜圖5 6，針對本實施形態四的WL-Cspi 製造万法，依序說明其步驟。圖4 8即為此製造方法之流程 圖。
首先如圖4 9所示，使用電漿c v D法於頂層配線4 A〜4 C 上部堆疊包含氮化矽膜之表面保護膜（無機鈍化膜）3 ,其 後再於前述表面保護膜3及其下層的氧化矽膜85、79上形 成開孔1 1 A。 ____ -26- 本紙張尺度適/fl中關家標準(CNS) Λ丨规格咖 Χ297公釐:) 538490 A7
538490 A7 B7 五、發明説明（25 ) 彈性體層1 0的上邵形成鍍膜層7、再配線2及凸塊端子2 A 。再配線2及凸塊端子2 A亦可於彈性體層丨〇的上部堆疊 C u膜與N i膜後，再以光阻膜作為掩罩，將該等膜予以圖 案化而形成之。 接著如圖5 5所示，以相同於前述實施形態一的方法，於 再配線2的上部堆疊包含感光性聚醯亞胺樹脂膜之頂層保 遵膜1 2後’藉由去除覆盖於凸塊端子2 a上部的頂層保護 膜12，令凸塊端子2A的表面露出。 接著，在例如250°C下進行2〜3小時的烘烤處理，令頂 層保護膜1 2完全硬化。如前所述，令頂層保護膜丨2完全 硬化之烘烤處理，應於260°C以内的溫度下進行。 接著如圖50所示，於凸塊端子2A的表面形成Au電鍍層 1 3後，將銲錫凸塊1 4連接於凸塊端子2 a上。其後，隨著 曰9圓1的老化檢查，對各個晶片區域1 A進行最終檢查後， 藉由將各晶片區域1 A予以切斷、分割成單粒晶片1 b ,即 完成本實施形態四的WL-CSP之製造。 由於本實施形態四的WL-CSP係於缺陷補救前令感光性 聚酿亞胺樹脂膜5完全硬化，故可將烘烤溫度設定成高溫 (350°C)，因此能夠在短時間内令膜完全硬化。此外，由於缺 陷補救後的烘烤處理步驟簡化，故可進一步確實防止記憶 單元的更新時間不一致，並製造出可靠性高的WL_CSp。 以上已就本發明者所發明之實施形態進行具體說明，但 本發明不僅限於則述貫施形態，只要在不離其要旨的範圍 内，皆可進行種種變更。 -28 -
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本紙張尺度適州中_阈家標準(CNS) 規格（2川X 297公 538490 A7 B7
例如再配線除了以電鍍法外，亦可利用濺射法或Cvd、、 等形成。再配線材料亦可使用Cll、Ni以外的金屬構成、去 此外，本發明除了適用於DRAM外，亦可廣泛運^於 SRAM (靜態隨機存取記憶體）與快閃記憶體等混載之 CSP。例々口，在快閃記憶體的製造步驟巾，為檢測出所謂 耐久性（Retention)不良的寫入資料遺失，需在將資料窝2 记憶單兀後，於2〇〇°C以上的高溫環境下放置數小時，之後 再進行資料讀取測試（耐久性烘烤），因此，如為DRam (或 SRAM)與快閃記憶體混載之WL-Csp之情形，在缺陷補^ 過後的步驟中，以25(TC進行感光性聚醯亞胺樹脂膜的烘烤 處理時，可同時進行快閃記憶體之耐久性烘烤，以藉此縮 短步驟。 [發明之效果] 本申請書中所揭示之發明，舉其中具有代表性的特徵所 得之效果，簡單說明如下。 於缺陷補救過後之步驟中，藉由在保險絲開孔部的内部 填充絕緣膜，令保險絲開孔部的上部亦可配置再配線及凸 塊端子，而可實現再配線及凸塊端子的布局自由度高之 WL-CSP製造。此外，由於再配線用的金屬膜不會進入保 險絲開孔部内’故可確實防止蚀刻液腐蚀保險絲。 此外’藉由於缺陷補救過後的步驟中避免進行高溫熱處 理，可防止記憶單元的更新時間不一致，故可製造出可靠 性高的WL-CSP。 [圖式之簡要說明]
-29- 本紙張尺度適用中國阐孓標規格(2丨〇 :< 297公聲} 538490 五 A7 B7 、發明説明（27 )
圖1為本發明的一種實施形態之半導體積體電路 外觀斜視圖。 s < 圖2為本發明的一種實施形態之半導體積體電路裝 再配線及銲塾布局之斜視圖。 圖3為圖1之要部放大平面圖。 圖4為圖1之要部剖面圖。 圖5為本發明的一種實施形態之半導體積體電路裝 要部剖面圖β 圖6為本發明的一種實施形態之半導體積體電路裝 製造步驟流程圖。 圖7為一晶圓平面圖，顯示本發明的一種實施形態之 導體積體電路裝置之製造方法。 圖8為一要部平面圖’顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 圖9為一要部剖面圖，顯示本發明的一種實施形態之 導體積體電路裝置之製造方法。 圖1〇為—要部剖面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 一種實施形態之半 一種實施形態之半 一種實施形態之半 圖1 1為一要部剖面圖，顯示本發明的 導體積體電路裝置之製造方法。 圖1 2為一要部剖面圖，顯示本發明的 導體積體電路裝置之製造方法。 圖13為一要部平面圖，顯示本發明的 導體積體電路裝置之製造方法。 -30- 本紙張k度適用中國國家標準(CNS) Λ.丨規格（21〇 X 297公赘） 538490 A7 B7 五、發明説明（28 ) 圖1 4為一要部剖面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 圖1 5為一要部剖面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 圖1 6為一要部剖面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 圖1 7為一要部剖面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 圖1 8為一要部剖面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 圖19為一要部平面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 圖2 0為一要部剖面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 圖2 1為一要部剖面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 圖22為一要部平面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 圖23為一要部剖面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 圖24為一要部平面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 圖2 5為一要部剖面圖，顯示本發明的一種實施形態之半 導體積體電路裝置之製造方法。 -31 - 本紙張义度適用中阈阐家標準(CNS) Λ4規格（:!川/ 297公釐）
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圃26為一要部平面圖， 導體積體電路裝置之製造方 員：本發明的-種實施形態之半 導Γ積】二部：面圖’顯示本發明的-種實施形態之半 守把躓缸兒路裝置之製造方法。 圖28為—要部剖面 導體積體電路裝置之製造方法/月的㈣犯开…+ 圖2 9為一要部剖面圖， — 導體積_ ^ % 〜#、本發月的一種實施形態之半 幸把躓私路裝置之製造方法。 ：3 0為~斜視圖’ _示 體電路裝置之製造方法。 μ她小慼 < 一的丰導體積 圖31為一要部剖面 — ^ ^ ^ ^ ^ _颂717本發明的一種實施形態之半 導心積體電路裝置之製造方法。 圖33為使用了本菸昍 裝晉發月的-種實施形態之半導體積體電路 裝置足BGA剖面圖。 圖3 4為本發明的其他實 製造步驟流程i 狀+導體積體電路裝置之 圖35為-要部剖面圖’顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖3 6為一要邵剖面圖，顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖3 7為一要部剖面圖，顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 _______ 木紙張足度適川中a國家標舉fCNS) Α4規ϋ丨0Χ 297公着） 538490
壤：=:要部剖面圖，顯示本發明的其他實施形態之半 導胆積m电路裝置之製造方法。 填：二為：要部剖面圖’顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 道：要部剖面圖，顯示本發明的其他實施形態之半 導m積m電路裝置之製造方法。 圖為*部剖面圖，顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖A要部刮面圖’顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖^要部剖面圖，顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖44為使用了本發明的其他實施形態之半導體積體電路 裝置之BGA剖面圖。 圖5為要冑平㊆圖，_示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖46為要部平面目，顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖47為一要部剖面圖，顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖48為本發明的其他實施形態之半導體積體電路裝置之 製造步驟流程圖。 圖49為一I部剖自圖，帛示本發明的其他實施形態之半 導體積體電路裝置之製造方法。
-33- 从狀㈣/丨丨中Λ4规格X 538490 A7 B7 五、發明説明（31 圖5 0為要邵剖面圖，顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖5 1為要部剖面圖，顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖5 2為要邵剖面圖，顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖5 3為一要部剖面圖，顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖54為一要部剖面圖，顯示本發明的其他實施形態之車 導體積體電路裝置之製造方法。 圖5 5為一要部剖面圖，顯示本發明的其他實施形態之半 導體積體電路裝置之製造方法。 圖5 6為一要部剖面圖，顯示本發明的其他實施形態之爭 導體積體電路裝置之製造方法。 [元件符號之說明] 1 半導體晶圓 1 A 晶片區域 1B 半導體晶片 2 再配線 2 A 凸塊端子 3 表面保護膜（無機鈍化膜） 4、4A〜4C 頂層配線 5 感光性聚醯亞胺樹脂膜（有機鈍化膜） 6A、6B感光性聚醯亞胺樹脂膜之開孔 -34-
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森 本紙張义度適/丨]中國國家標準(CNS)八4規格（210/ 297公釐) 538490 A7 B7 五、發明説明（32 ) 7 鍍膜層 8 光阻膜 9 金屬膜 10 彈性體層 11 保險絲開孔部 1 1 Β 開孑L 12 頂層保護膜 13 鍍金層 14 銲錫凸塊 1 4 A 助銲膏 15 封裝基板 16 電極銲墊 17 銲錫凸塊 18 底膠填充樹脂 19 保護板 23 接著劑 3 0 開孔 3 1 防銲印刷掩罩 3 2 刮刀 40 切割刀片 62 元件隔離溝 63 P型井 64 閘極絕緣膜 65 閘電極
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k -35-本紙張尺度適用中國國家標準(CNS) Λ4规格（2!〇x 297公帑） 538490 A7 B7 五、發明説明（33 ) 66 n型半導體區域（源極、汲極） 67 ' 68 接觸孔 69 栓塞 70 氧化矽膜 7 1 凹槽 72 下部電極 73 高介電體膜 74 上部電極 75、76 氧化矽膜 77 穿孔 7 8 栓塞 79 氧化矽膜 8 0-82 第1 A 1配線 83 穿孔 84 栓塞 85 氧化矽膜 86 〜89 光阻膜 BL 位元線 BP 銲墊 C 資訊儲存用電容元件 F 保險絲 MARY 記憶體陣列 PC 周邊電路部 Qt 記憶單元選擇用MISFET WL 字元線 -36- 本紙張尺度適用中國國家標準(CNS) Λ4規格（210 / J97公赘）

Claims (1)

  1. 538490 A 8 B8 C8 申請專利範圍 一種半導體積體電路裝置，其特徵在於具有： 數個記憶單元，其係形成於半導體晶片之主面； 數條保險絲，其係形成於前述半導體晶片之主面； 一層以上的複數第一配線，其係形成於前述複數個 記憶單元之上層； 複數個内部接續端子，其係由前述複數第一配線中 的頂層配線及同層配線構成； 鈍化膜，其係覆蓋前述複數第一配線及前述複數條 保險絲而形成，並選擇性地露出前述複數個内部接續 端子； 複數第二配線’其係形成於前述鈍化膜上，且其中 一端與前述内部接續端子電性連接； 頂層保護膜，其係覆蓋前述複數第二配線而形成， 並選擇性地露出前述複數第二配線之另一端部；及 數個外部接續端子，其係形成於前述複數第二配線 之另一端上； 如述複數第一配線中，至少有一部分配置於至少一 部分的前述複數條保險絲上。 如申請專利範圍第1項之半導體積體電路裝置，其中前 述純化膜係包含無機鈍化膜，以及形成於無機鈍化膜 上之有機鈍化膜。 如申請專利範圍第2項之半導體積體電路裝置，其中前 述有機鈍化膜及前述頂層保護膜，係包含主成分為聚 醯亞胺樹脂之絕緣膜。 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    裝 馨 A8
    4 ’ ^申請專利範圍第3項之半導體積體電路裝置，其中前 5 ^醒亞胺樹脂，係為感光性聚酿亞胺樹脂。 •=請專利範圍第2項之半導體積體電路裝置，其中前 ?.、機鈍化膜係包含氮化矽膜，或者氮化矽膜與氧化 夕膜之積層膜。 ^申Μ專利範圍第2項之半導體積體電路裝置，其中前
    ^，機純化膜及前述頂層保護膜之膜厚度，係大於前 W與機鈍化膜之膜厚度。 7· tl請專利範圍第2項之半導體積體電路裝置，其中係 万、則述有機鈍化膜上形成彈性體層，並於前述彈性體 層上形成前述複數第二配線。 8 ·如申請專利範圍第1項之半導體積體電路裝置，其中前 述保險絲係包含部分前述第一配線。 9·如申請專利範圍第丨項之半導體積體電路裝置，其中前 迷保險絲係包含部分導電膜，該導電膜係構成前述記 憶單元。 修 10.如申，請專利範圍第！項之半導體積體電路裝置，其中前 述第一配線，係包含主成分為鋁或銅之導電膜，而前 述第一配線係包含主成分為銅之導電膜。 u.如申請專利範圍第1項之半導體積體電路裝置，其中前 述外部接續端子係包含凸塊電極。 12.如申請專利範圍第i項之半導體積體電路裝置，其中前 述複數個記憶單元係包含dram。 13· —種半導體積體電路裝置，其特徵在於具有： -38- 本紙張尺度適用十國國家標準(CNS) A4规格(210X297公着） D8 六、申請專利範圍 數個記憶體陣列，其係包含形成於半導體晶片的主 面之數個記憶單元； 數條保險絲，其係形成於前述半導體晶片之主面， 且至V有一部分配置於前述複數個記憶陣列之間； 、一層以上的複數第一配線，其係形成於前述複數個 記憶單元之上層； 複數個内部接續端子，其係以前述複數第—配線中 的頂層配線及同層配線構成； 鈍化膜，其係覆蓋前述複數第一配線及前述複數條 保險絲而形成，並選擇性地露出前述複數個内部接 端子； / 钕數第一配線，其係形成於前述鈍化膜上，且其中 一端與前述内部接續端子電性連接； 乙層保湲膜’其係覆蓋前述複數第二配線而形成， 並選擇性地露出前述複數第二配線；及 數個外部接績端+ , # ^ , 、 Π较貝响于，其係形成於前述複數第二配線 之另一端上； 則述j數第一配線中’ i少有一部分配置於至少一部 分的前述複數條保險絲上。 14. -種半導體積體電路裝置之製造方法，其特徵在於包 ° ( & )保險絲形成步驟，其係於半導體晶圓主面的數 =片區域㈣成數個記憶單元，並於前述複數個記 2單7L之上層’形成一層以上的複數第一配線，而於 前述形成數個記情里i +、心 口早70或者形成前述複數第一配線之 ，39 - 本紙張尺度適财S @家標準(c^Ta视格(21ί)χ^^ 538490 申請專利範圍 任一項步驟中，於前述複數個晶片區域内形成數條保 險絲； (b )内部接續端子形成步驟，其係於前述複數第一配 線及前述複數條保險絲的上部形成鈍化膜後，分別去 除一部分的前述鈍化膜，以露出前述複數第一配線中 的頂層配線與同層配線，藉此形成複數個内部接續端 子； (c) 保險絲開孔部形成步驟，其係藉由去除前述鈍化 膜之其他部分，而於前述複數條保險絲上，分別形成 保險絲開孔部； (d) 保險絲熔斷步驟，其係於前述（b)步驟之後進行 探針檢查，偵測是否有缺陷記憶單元，.如利用前述探 針檢查發現缺陷單元時，以雷射穿過前述複數個保險 絲開孔部中的特定保險絲開孔部，照射 的前述保險絲； 、下邵 (e) 彈性體層形成步驟，其係於前述㈧）步驟之後， 於前述鈍化膜上形成彈性體層，該鈍化膜中包含前 複數個保險絲開孔部之内部； ^ ⑴彈性體層硬化步驟，其係藉由前述彈性體層之熱 處理，令前述彈性體層硬化； …、 (g)後數第二配線露出步驟，其係於前述彈性體声 上部’形成複數第二配線，其—端係與前述内部接 端子電性連接，再於前述複數第二配線的上部形成頂 層保護膜，而藉由去除—部分的前述頂層保護膜，^ 本紙張尺度適用中國國家標準 -40 - C8 D8 六、申請專利範圍 則述複數第二配線的另一端選擇性露出； 、（h)頂層保護膜硬化步驟，其係藉由前述頂層保護膜 足熱處理，令前述頂層保護膜硬化；及 (1)半導體晶片完成步驟，其係於前述複數第二配線 的另一端形成數個外部接續端子後，藉由依前述晶片 區域為單位切斷分割前述半導體晶圓，以得到複數個 半導體晶片； 别述步驟（f)的熱處理溫度及前述步驟（h)的熱處理溫 度’不致於改變前述複數個記憶單元之特定特性。 15·如申凊專利範圍第1 4項之半導體積體電路裝置之製造 方法，其中前述步驟（f)的熱處理溫度及前述步驟（h) 的熱處理溫度在260°C以下。 16·如申請專利範圍第1 4項之半導體積體電路裝置之製造 方法’其中前述純化膜係包含無機純化膜，以及形成 於典機鈍化膜上之有機純化膜；而前述有機純化膜係 包含利用熱處理予以硬化之有機材料。 17·如申請專利範圍第i 6項之半導體積體電路裝置之製造 方法，其中前述有機鈍化膜之熱處理步驟係在前述步 驟（d)之前進行，且前述有機鈍化膜之熱處理溫度，係 高於前述步驟（f)及前述步驟（h)之熱處理溫度。 18·如申請專利範圍第1 6項之半導體積體電路裝置之製造 方法’其中前述有機純化膜之熱處理步驟係在前述步 驟（d)之後進行，且前述有機鈍化膜之熱處理溫度，不 致於改變前述複數個記憶單元之特定特性。 -41 - 本紙張尺度適用中國g家標準(CNS) Λ4規格（210X297公釐） 538490 A B c D 六、申請專利範圍 19· 一種半導體積體電路裝置之製造方法 一 含：（a)保險絲形成步驟，其係於半導體晶圓主面的數 個晶片區域内形成數個記憶單元，並於前述複數個記 憶早7L炙上層，形成一層以上的複數第一配線，而於 則述形成數個記憶單元或者形成前述複數第一配線之 任一項步驟中，於前述複數個晶片區域内形成數條保 險絲； (b )内邵接績端子形成步驟，其係於前述複數第一配 線及前述複數條保險絲的上部形成鈍化膜後，分別去 除—部分的前述鈍化膜’以露出前述複數第—配線中 =頂層配線與同層配線，藉此形成複數個内部接續端 (〇保險絲開孔部形成步驟，其係藉由去除前述鈍化 膜〈其他部分，而於前述複數條保險絲上，分別形成 保險絲開孔部； (d) 保險絲㈣步驟’其係於前述⑻步驟之後進行 辣針檢查，偵測是否有 々 — 缺记憶早兀，如利用前述探 針檢查發現缺陷單元時， 鲜鬥a 、丄 乂田射穿過則述複數個保險 ::::::特定保險絲開孔部，照㈣斷其下部 (e) 複數第二配線露出步驟， A 却 具係於則述鈍化膜的上 邵，形成複數第二配線，其一 Μ β 〃 A 子雷w、金4、 其嘀係與則述内部接續端 私f生連接，再於前述複數- 保護膜，而藉由去除部分^:;配線的上邵形成頂層 除邵刀的則迷頂層保護膜，令前述 -42 X 297公釐） 538490 A8 B8 C8 申請專利範圍 複數第二配線的另一端選擇性露出； (f)頂層保護膜硬化步驟，其係藉由前述頂層保護膜 之熱處理，令前述頂層保護膜硬化；及 (g )半導體晶片完成步驟，其係於前述複數第二配線 的另一端形成數個外部接續端子後，藉由依前述晶片 區域為單位切斷分割前述半導體晶圓，以得到複數個 半導體晶片； 前述步驟（f)的熱處理溫度，不致於改變前述複數個記 憶單元之特定特性。 20·如申請專利範圍第1 9項之半導體積體電路裝置之製造 方法’其中前述步驟（f)的熱處理溫度不超過2601：。 21·如申請專利範圍第1 9項之半導體積體電路裝置之製造 方法’其中前述鈍化膜係包含無機鈍化膜，以及形成 於無機鈍化膜上之有機鈍化膜；而前述有機鈍化膜係 包含利用熱處理予以硬化之有機材料。 22·如申請專利範圍第2 1項之半導體積體電路裝置之製造 方法’其中前述有機鈍化膜之熱處理溫度，係高於前 述步驟（f)之熱處理溫度。 23.如申請專利範圍第1 9項之半導體積體電路裝置之製造 方法，其中至少一部分的前述複數第二配線，係配置 於至少一部分的前述複數條保險絲上。 24·如申請專利範圍第1 9項之半導體積體電路裝置之製造 方法’其中前述第二配線係包含電鍍形成之導電膜。 25,如申請專利範圍第1 9項之半導體積體電路裝置之製造 -43-
    8 8 8 8 A B c D 538490 六、申請專利範圍 方法，其中前述複數個記憶單元係包含DRAM與快閃記 憶體，且在前述第二溫度下進行前述有機鈍化膜之熱 處理時，同時進行前述快閃記憶體的耐久性烘烤處理。 -44- 本紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公釐）
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