JP5244898B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、バンプ電極の下にメッキ法で形成される金属を有する半導体装置およびその製造方法に適用して有効な技術に関する。
ＩＣ（Integrated Circuit）チップの表面のボンディングパッド部とパッケージのリードとを金細線などで電気的に接続するワイヤーボンディング（wire bonding）に比べ、小型・薄型化を実現できるパッケージとしてワイヤレスボンディングが実用化されている。
このワイヤレスボンディングとは、ＩＣチップをプリント基板などに実装する際、金細線等のボンディングワイヤーを使わず、チップのボンディングパッド部に形成した突起（バンプ）を接続する実装形態をいう。
なかでもＣＳＰ（チップサイズパッケージ）は、半導体チップのサイズと同等または、わずかに大きいパッケージの総称であり、１）多ピン化が容易になる、２）バンプ電極同士のスペースを広く取れ、また、バンプ電極の直径を大きくできる等の理由から、外部接続端子を構成するバンプ電極をチップの中央部にエリア配置する（いわゆるエリアアレイ構造）ものがある。
このエリアアレイ構造のＩＣを製造するには、例えば、チップの周辺部に沿って配置されるパッド部とチップ全面にエリア配置されるバンプ電極とを接続するための配線、いわゆる再配線が必要となる。
例えば、特開２０００−２９４６０７号公報（特許文献１）には、ポリイミド系の樹脂からなる絶縁膜６に、電極パッド部２Ａの表面を露出する開口６Ａを形成し、開口６Ａ内を含む絶縁層６上に例えば銅（Ｃｕ）膜からなる配線７を形成し、さらに、配線７上に絶縁層８を形成し、絶縁層８に配線７の一端側を露出する開口８Ｂを形成した後、開口８Ｂ上に電極パッド部２Ａの配列ピッチよりも広い配列ピッチの電極パッド部９Ｂを形成する技術が開示されている。
特開２０００−２９４６０７号公報
本発明者らは、半導体集積回路装置（半導体装置）の研究・開発に従事しており、電極パッド部とバンプ電極とを接続するための再配線を用いることを検討している。また、この再配線上には、バンプ電極が形成されるが、その下地膜としてはＡｕ（金）膜等が検討されており、その形成方法として経済的なメッキ法の採用を検討している。
一方、ウエハ上には、半導体集積回路の基本的特性、例えば、配線やプラグの接続抵抗やその温度特性等を適宜検査するため、実際の半導体集積回路を構成する素子や配線と同一工程で形成されたテスト用パターン（ＴＥＧ：Test Element Group）が形成される。
このようなＴＥＧは、実際の半導体集積回路が形成されるチップ領域間、いわゆるスクライブライン上に形成される。
しかしながら、ＴＥＧ上のパッド部上には、再配線やバンプ電極を形成する必要がなく、また、再配線やその上部の保護層等を形成した場合には、スクライブライン上の積層膜厚が大きくなりダイシング（個片化）が困難となる。
従って、追って詳細に説明するように、下地膜等の形成時には、ＴＥＧ上のパッド部が露出した状態となり、メッキ液やメッキを行う前の洗浄液により、パッド部が浸食される。
また、半導体集積回路においては、ＴＥＧを用いた試験の他、実際の半導体集積回路の特性についても検査が行われる。例えば、フラッシュメモリ等の電気的書き込みおよび消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory）においては、例えば、その寿命を検査（保証）するため、フラッシュメモリを、高温下、例えば、２５０℃の雰囲気下に、８時間程度さらし（バーンインし）、その前後のメモリセルの特性、例えば、浮遊電極に蓄積された電荷量の変化を測定し、良、不良を判定する。
この際、検査に用いられるパッド部の表面には、１）パッド部上に当接するプローブ針の接触抵抗を低減するため、また、２）検査後に、パッド部上に形成される半田バンプのぬれ性を良くするために、前述の金（Ａｕ）層が下地膜として形成される。
しかしながら、このＡｕ層に、バーンインによる熱負荷が加わると、追って詳細に説明するように、半田搭載時のぬれ性の悪化や半田バンプ形成後のシェア強度の劣化が生じた。
本発明の目的は、ＴＥＧ上のパッド部の浸食を防止することにより、半導体集積回路装置の適切な評価を可能とするものである。
また、本発明の他の目的は、ＴＥＧ上のパッド部の露出を防止することにより、実デバイスが形成されるチップ領域において、メッキ不良を防止し、引いては、半導体集積回路装置の特性を向上させることにある。
また、本発明の他の目的は、半田搭載時のぬれ性や半田搭載後のシェア強度の向上を図り、半導体集積回路装置の特性を向上させることにある。
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置の製造方法は、半導体ウエハのチップ領域に、第１導電性膜とその上部の第２導電性膜とを有する第１配線を形成し、スクライブ領域に第１配線と同じ構成のテスト用パターンを形成し、第１配線上に絶縁膜を介して第２配線を形成した後、第２配線上のパッド領域を、テスト用パターンの表面の第２導電性膜が露出した状態で、洗浄するものである。もしくは、第２配線上のパッド領域上に、テスト用パターンの表面の第２導電性膜が露出した状態で、メッキ膜を形成するものである。
（２）本発明の半導体集積回路装置は、（ａ）第１導電性膜とその上部の第２導電性膜とを有する第１配線と、（ｂ）第１配線の一部である第１パッド領域に開口部を有する絶縁膜と、（ｃ）開口部内を含む絶縁膜上に形成された第２導電性膜および前記第２導電性膜上に形成された第３導電性膜を有する第２配線であって、第１パッド領域と第２パッド領域とを接続する第２配線と、（ｄ）第２配線上の第２パッド領域上に形成されたバンプ電極と、を有するものである。また、半導体ウエハのスクライブ領域には、第１配線と同じ構成のテスト用パターンが形成され、このテスト用パターン上には、前記第２配線およびメッキ膜は形成されていない。
（３）本発明の半導体集積回路装置の製造方法は、半導体ウエハ上に形成された半導体素子と電気的に接続された第１配線のパッド領域上に、第１導電性膜を形成し、半導体ウエハに熱処理を施し、パッド領域を利用して半導体素子の特性を検査した後に、第１導電性膜上にさらに第２導電性膜を形成するものである。
（４）本発明の半導体集積回路装置の製造方法は、ウエハ状態の半導体基板上に形成された不揮発性メモリと電気的に接続された配線上のパッド領域に開口部を有するポリイミド膜を形成した後、ウエハ状態で、前記半導体基板に一定時間の熱負荷を加え、パッド領域を利用して不揮発性メモリの情報保持特性を検査するものである。
（５）本発明の半導体集積回路装置の製造方法は、ウエハ状態の半導体基板上に形成された不揮発性メモリと電気的に接続された配線上のパッド領域に開口部を有するポリイミド膜を形成し、ウエハ状態で、前記半導体基板に一定時間の熱負荷を加え、パッド領域を利用して不揮発性メモリの情報保持特性を検査し、その後、パッド領域上にメッキ膜を形成するものである。
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
（１）半導体ウエハのチップ領域に、第１配線を形成し、スクライブ領域にテスト用パターンを形成し、これらを第１導電性膜とその上部の第２導電性膜とで構成したので、第１配線上に絶縁膜を介して第２配線を形成した後、第２配線上のパッド領域を洗浄し、もしくはその上部にメッキ膜を形成しても、テスト用パターンの表面は、第２導電性膜で覆われているため、テスト用パターンが腐食することを防止することができる。また、テスト用パターンを用いて半導体集積回路装置を適切に評価することができる。また、テスト用パターンが腐食することを防止することにより、実デバイスが形成されるチップ領域におけるメッキ不良を防止することができる。また、半導体集積回路装置の特性を向上させることができる。
（２）また、半導体ウエハ上に形成された半導体素子と電気的に接続された第１配線のパッド領域上に、第１導電性膜を形成し、半導体ウエハに熱処理を施し、パッド領域を利用して半導体素子の特性を検査した後に、第１導電性膜上にさらに第２導電性膜を形成したので、半田搭載時のぬれ性や半田形成後のシェア強度の向上を図ることができる。また、半導体集積回路装置の特性を向上させることができる。
本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部平面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部平面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部平面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部平面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部断面図である。 本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１である半導体集積回路装置のバンプ電極の形成工程後の半導体ウエハの全体平面図である。 本発明の実施の形態１である半導体集積回路装置のバンプ電極の形成工程後のチップの平面図である。 本発明の実施の形態１である半導体集積回路装置（チップ）を実装基板に実装した状態を示す断面図である。 メッキ時間とＡｕの膜厚との関係を示す図である。 メッキ時間とＡｕの膜厚との関係を示す図である。 熱処理温度［℃］とＮｉの酸化膜厚［ｎｍ］との関係を示す図である。 本発明の実施の形態１の効果を説明するための半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態１の効果を説明するための半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。 本発明の実施の形態２である半導体集積回路装置の製造工程を示す基板の要部断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本発明の実施の形態である半導体集積回路装置をその製造方法に従って説明する。
（１）まず、図１〜図６を参照しながら、半導体ウエハのメモリセル形成領域（ＭＣＦＲ）に不揮発性半導体メモリセル（以下、単に「メモリセル」という）を、周辺回路形成領上にｎチャネル型ＭＩＳＦＥＴ Ｑｎを、形成するまでの工程について説明する。なお、図１〜図６は、本発明の実施の形態１である半導体集積回路装置（不揮発性半導体メモリ）の製造方法を示す基板の要部断面図もしくは要部平面図である。
図１〜図３は、半導体ウエハ（半導体基板１）のチップ領域ＣＡの要部断面図であり、図４は、半導体ウエハのスクライブ領域ＳＡの要部断面図である。また、図１および図２は、チップ領域ＣＡのうちのメモリセル形成領域（ＭＣＦＲ）の要部断面図を示し、図３は、チップ領域ＣＡのうちの周辺回路形成領域（ＰＣＦＲ）要部断面図を示す。図５は、メモリセル形成領域（ＭＣＦＲ）の基板の要部平面図であり、図１は、図５のＡ−Ａ断面部に、図２は、図５のＢ−Ｂ断面部に対応する。
即ち、図３４に示すように、本実施の形態の半導体集積回路装置が形成される半導体ウエハ（半導体基板）１は、略矩形状のチップ領域ＣＡを複数有し、複数のチップ領域ＣＡは、スクライブ領域ＳＡによって区画される。後述するように、このスクライブ領域ＳＡを切断することによりチップが個片化される。
図１〜図５に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に「基板」という）１中に素子分離４を形成する。この素子分離４は、例えば、以下の方法で形成する。
基板１をエッチングすることにより溝を形成する。その後、基板１を熱酸化することによって、溝の内壁に薄い酸化シリコン膜を形成し、さらに、溝の内部を含む基板１上に、絶縁膜として例えば酸化シリコン膜６をＣＶＤ（Chemical Vapor Deposition）法で堆積する。次いで、ＣＭＰ（Chemical Mechanical Polishing）法で溝の外部の酸化シリコン膜６を研磨することにより、溝内部に酸化シリコン膜６を埋め込む。その結果、メモリセルや周辺回路が形成される活性領域間が分離される。なお、ＬＯＣＯＳ（Local Oxidation of silicon）法を用いて、素子分離４を形成してもよい。
次に、基板１にｐ型不純物（例えば、ホウ素）をイオン打ち込みした後、熱処理を施し、前記不純物を拡散させることによって、メモリセル形成領域（ＭＣＦＲ）および周辺回路形成領域（ＰＣＦＲ）にｐ型ウエル８を形成する。なお、周辺回路形成領域（ＰＣＦＲ）には、必要に応じてｎ型ウエルが形成されるが、ここではその図示は省略する。
次に、基板１（ｐ型不純物）を熱酸化することにより、ｐ型ウエル８の表面に、ゲート絶縁膜１１を形成する。なお、このゲート絶縁膜１１は、メモリセルおよび周辺回路を構成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート絶縁膜となるが、これらの膜厚が異なる場合には、それぞれを別工程で形成する。
次に、基板１上に、導電性膜としてリンをドープした多結晶シリコン膜を、例えばＣＶＤ法で堆積する。次に、フォトレジスト膜（図示せず、以下単に「レジスト膜」という）をマスクにして多結晶シリコン膜をドライエッチングすることにより、図５に示すように、メモリセル形成領域（ＭＣＦＲ）において、Ｘ方向に延在する多結晶シリコンパターン１３ａを形成する。図５は、多結晶シリコンパターン１３ａ形成後のメモリセル形成領域（ＭＣＦＲ）の基板の要部平面図である。また、周辺回路形成領域（ＰＣＦＲ）にゲート電極Ｇを形成する。なお、多結晶シリコンパターン１３ａは、この後、Ｙ方向にエッチングされることによりメモリセルの浮遊電極ＦＧとなる（図６参照）。
次に、多結晶シリコンパターン１３ａおよびゲート電極Ｇ上に、絶縁膜として例えばＯＮＯ膜１５を形成する。このＯＮＯ膜１５は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜であり、例えばＣＶＤ法を用いてこれらの膜を順次堆積することにより形成する。なお、最上層の酸化シリコン膜上に、さらに窒化シリコン膜を堆積してもよい。
次いで、基板１上に、導電性膜としてリンがドープされた多結晶シリコン膜１７を例えばＣＶＤ法により堆積する。なお、この多結晶シリコン膜１７は、メモリセルの制御電極ＣＧとなる。続いて、その上部に絶縁膜として窒化シリコン膜１９を例えばＣＶＤ法で堆積する。
次に、メモリセル形成領域（ＭＣＦＲ）のレジスト膜（図示せず）をマスクにして窒化シリコン膜１９、多結晶シリコン膜１７、ＯＮＯ膜１５、多結晶シリコンパターン１３ａをドライエッチングする。
このドライエッチングにより、多結晶シリコンパターン１３ａがメモリセル毎に分割され、浮遊電極ＦＧとなる。また、この浮遊電極ＦＧ上には、ＯＮＯ膜１５を介して制御電極ＣＧが形成される。制御電極ＣＧは、図６に示すように、Ｙ方向に延在している。図６は、制御電極ＣＧ形成後のメモリセル形成領域（ＭＣＦＲ）の基板の要部平面図である。
次に、図示しないレジスト膜をマスクに、ｐ型ウエル８にｎ型不純物（例えば、ヒ素）をイオン打ち込みした後、熱処理を施し前記不純物を拡散させることによって、ゲート電極Ｇの両側に、ｎ−型半導体領域２１を形成する。また、制御電極ＣＧの一方の側にｎ−型半導体領域２１を形成する。
また、図示しないレジスト膜をマスクに、ｐ型ウエル８にｎ型不純物（例えば、ヒ素）をイオン打ち込みした後、熱処理を施し前記不純物を拡散させることによって、制御電極ＣＧの他方の側にｎ＋型半導体領域２２（ドレイン）を形成する。
次いで、基板１上に、絶縁膜として窒化シリコン膜を例えばＣＶＤ法で堆積し、異方的にエッチングすることによって、制御電極ＣＧおよびゲート電極Ｇの側壁にサイドウォールスペーサ２３を形成する。
次に、図示しないレジスト膜をマスクに、ｐ型ウエル８にｎ型不純物（リンまたはヒ素）をイオン打ち込みした後、熱処理を施し前記不純物を拡散させることによって、ゲート電極Ｇの両側に、ｎ＋型半導体領域２５（ソース、ドレイン領域）を形成する。また、制御電極ＣＧの一方の側（ｎ−型半導体領域２１）に、ｎ＋型半導体領域２５（ソース）を形成する。
以上の工程により、メモリセル形成領域（ＭＣＦＲ）に、制御電極ＣＧ、ＯＮＯ膜１５、浮遊電極ＦＧおよびゲート絶縁膜１１を有するメモリセルが形成され、周辺回路形成領域（ＰＣＦＲ）にｎチャネル型ＭＩＳＦＥＴ Ｑｎが形成される。なお、本実施の形態においては、周辺回路形成領域（ＰＣＦＲ）の形成されるｎチャネルＭＩＳＦＥＴを例にその製造工程を説明したが、もちろん周辺回路形成領域（ｎ型ウエル）に、ｐチャネル型ＭＩＳＦＥＴを形成してもよい。このｐチャネル型ＭＩＳＦＥＴの形成工程については、ＭＩＳＦＥＴを構成する不純物領域の導電型が異なることを除いては前述の工程（ｎチャネル型ＭＩＳＦＥＴの場合）と同様の工程で形成することができるためその説明を省略する。
（２）次いで、メモリセルおよびｎチャネル型ＭＩＳＦＥＴ Ｑｎ上に、例えば、３層の配線を形成する工程について、図７〜図１２を参照しながら説明する。なお、図７〜図１２は、本発明の実施の形態１である半導体集積回路装置（不揮発性半導体メモリ）の製造方法を示す基板の要部断面図もしくは要部平面図である。図７〜図９は、半導体ウエハ（半導体基板１）のチップ領域ＣＡの要部断面図であり、図１０は、半導体ウエハのスクライブ領域ＳＡの要部断面図である。また、図７および図８は、チップ領域ＣＡのうちのメモリセル形成領域（ＭＣＦＲ）の要部断面図を示し、図９は、チップ領域ＣＡのうちの周辺回路形成領域（ＰＣＦＲ）要部断面図を示す。図１１および図１２は、メモリセル形成領域（ＭＣＦＲ）の基板の要部平面図であり、図７は、Ａ−Ａ断面部に、図８は、Ｂ−Ｂ断面部に対応する。
まず、図７〜図１１に示すように、基板１の上部に、導電性膜としてＷ（タングステン）膜を例えばＣＶＤ法により堆積する。次いで、レジスト膜（図示せず）をマスクに、Ｗ膜をドライエッチングすることにより、メモリセル形成領域（ＭＣＦＲ）のｎ＋型半導体領域２２（ドレイン）およびｎ＋型半導体領域２５（ソース）上に、導電性層ＭＬを形成する。なお、この導電性層ＭＬは、図１１に示すように、ｎ＋型半導体領域２２（ドレイン）上においては、メモリセル毎に分割して形成され、また、ｎ＋型半導体領域２５（ソース）上においては、Ｙ方向に位置するメモリセルのソースを接続するよう形成されている。
次いで、導電性層ＭＬ上および窒化シリコン膜１９上に、絶縁膜として酸化シリコン膜３１を例えばＣＶＤ法により堆積する。次いで、導電性層ＭＬ上の酸化シリコン膜３１を除去することによりコンタクトホールＣ１を形成する。この際、周辺回路形成領域（ＰＣＦＲ）のｎ＋型半導体領域２５（ソース、ドレイン領域）上にもコンタクトホールＣ１を形成する。なお、図１１に示すように、メモリセル形成領域（ＭＣＦＲ）のｎ＋型半導体領域２５（ソース）上のコンタクトホールＣ１は、図７とは異なる断面に表れる。
次いで、コンタクトホールＣ１の内部を含む酸化シリコン膜３１上に、バリア膜としてＴｉ（チタン）およびＴｉＮ（窒化チタン）の積層膜（図示せず）を例えばスパッタ法により順次堆積した後、さらに、導電性膜としてＷ（タングステン）膜を例えばＣＶＤ法により堆積する。次いで、コンタクトホールＣ１の外部のＷ膜、ＴｉＮ膜およびＴｉ膜を例えばＣＭＰ法により除去することにより、プラグＰ１を形成する。図１１は、プラグＰ１形成後のメモリセル形成領域（ＭＣＦＲ）の基板の要部平面図である。
次いで、プラグＰ１上を含む酸化シリコン膜３１上に、導電性膜としてＷ膜を例えばＣＶＤ法により堆積する。次いで、レジスト膜（図示せず）をマスクにＷ膜をドライエッチングすることによって第１層配線Ｍ１を形成する。図７および図８中の第１層配線Ｍ１は、副ビット線ＳＢＬとなり、また、図１２に示すように、メモリセル形成領域（ＭＣＦＲ）のｎ＋型半導体領域２５（ソース）上に形成されるプラグＰ１上の第１層配線Ｍ１は、共通ソース線ＣＳＬとなる。図１２は、第１層配線Ｍ１形成後のメモリセル形成領域（ＭＣＦＲ）の基板の要部平面図である。
次いで、第１層配線Ｍ１上を含む酸化シリコン膜３１上に、絶縁膜として酸化シリコン膜３３を例えばＣＶＤ法により堆積する。次いで、第１層配線Ｍ１上の酸化シリコン膜３３を除去することによりコンタクトホールＣ２を形成する。次いで、プラグＰ１と同様にコンタクトホールＣ２内に導電性膜を埋め込むことによりプラグＰ２を形成する。
次いで、プラグＰ２上を含む酸化シリコン膜３３上に、導電性膜としてＷ膜を例えばＣＶＤ法により堆積する。次いで、レジスト膜（図示せず）をマスクにＷ膜をドライエッチングすることによって第２層配線Ｍ２を形成する。なお、図７および図８中の第２層配線Ｍ２は、副ビット線ＳＢＬと図示しないプラグを介し接続される主ビット線ＭＢＬである。この主ビット線ＭＢＬは、副ビット線ＳＢＬと同じ方向（Ｘ方向）に延在する。
次いで、第２層配線Ｍ２上を含む酸化シリコン膜３３上に、絶縁膜として酸化シリコン膜３５を例えばＣＶＤ法により堆積する。次いで、第２層配線Ｍ２上の酸化シリコン膜３５を除去することによりコンタクトホールＣ３を形成する。次いで、プラグＰ１と同様にコンタクトホールＣ３内に導電性膜を埋め込むことによりプラグＰ３を形成する。
次いで、プラグＰ３上を含む酸化シリコン膜３５上に、導電性膜としてＴｉＮ膜Ｍ３ａ、Ａｌ（アルミニウム）合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃを例えばスパッタ法で堆積する。ＴｉＮ膜Ｍ３ａおよびＭ３ｃは、１）Ａｌ合金膜Ｍ３ｂと酸化シリコン膜３５等の絶縁膜との接着性を高める、また、２）Ａｌ合金よりなる第３層配線のエレクトロマイグレーション耐性を向上させる等、配線の信頼性を確保するために形成される。なお、ＴｉＮ膜の他、Ｔｉ膜、ＴｉＷ膜、Ｔａ（タンタル）膜、Ｗ（タングステン）膜もしくはＷＮ（窒化タングステン）膜の単層膜、もしくはこれらの膜の積層膜を用いてもよい。
次いで、レジスト膜（図示せず）をマスクにＴｉＮ膜Ｍ３ａ、Ａｌ（アルミニウム）合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃをドライエッチングすることによって第３層配線Ｍ３を形成する。なお、図７および図８中の第３層配線Ｍ３は、例えば、制御電極ＣＧと同じ方向に延在し、図示しないプラグや配線を介して制御電極ＣＧと接続されている。
ここで、図１０に示すように、スクライブ領域ＳＡにも、第３層配線Ｍ３が形成される。このスクライブ領域ＳＡの第３層配線Ｍ３は、例えば、第３層配線Ｍ３の配線抵抗やその温度特性を評価するためのテストパターン（ＴＥＧパターン）である。また、図示はしないが、第３層配線Ｍ３は、その他評価すべき箇所（スクライブ領域に形成されたプラグ、配線やメモリセル等）と接続されている場合もある。
（３）次いで、チップ領域ＣＡ（メモリセル形成領域および周辺回路形成領域）およびスクライブ領域ＳＡ上の第３層配線Ｍ３上に、パッシベーション膜、ポリイミド膜等の保護膜、再配線およびバンプ電極等が形成されるが、これらの形成工程について、図１３〜図２１および図２４〜３３を参照しながら説明する。これらの図は、２つのチップ領域ＣＡおよびこれらの間のスクライブ領域ＳＡの断面図もしくはその部分拡大図である。なお、酸化シリコン膜３５より下層の層は省略されている。
前述したように、チップ領域ＣＡおよびスクライブ領域ＳＡには、ＴｉＮ膜Ｍ３ａ、Ａｌ（アルミニウム）合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃよりなる第３層配線Ｍ３が形成されている（図７〜図１０、図１３等参照）。なお、チップ領域ＣＡ上の第３層配線Ｍ３は、メモリセル形成領域（ＭＣＦＲ）に形成されたものであるか、また、周辺回路形成領域（ＰＣＦＲ）に形成されたものであるかを問わない。
次いで、図１３に示すように、第３層配線Ｍ３上に、保護膜として窒化シリコン膜および酸化シリコン膜を、例えばＣＶＤ法で順次堆積し、これらの積層膜よりなるパッシベーション膜４１を形成する。なお、パッシベーション膜４１を、単層で構成してもよい。
次いで、スクライブ領域ＳＡの両端のパッシベーション膜４１をドライエッチングにより除去し、開口部ＯＡ１を形成する。これにより、図３４を参照しながら説明したスクライブ領域ＳＡが明確になる。
次いで、図１４に示すように、パッシベーション膜４１の上層に、所望の位置に開口部を有するポリイミド樹脂膜４３を形成する。このポリイミド樹脂膜４３を形成するには、まず、感光性ポリイミド樹脂膜を５μｍ程度スピン塗布し、熱処理（プリベーク）を施す。次いで、ポリイミド樹脂膜を露光、現像して開口（ＯＡ２）した後、熱処理（ポストベーク）を施し、ポリイミド樹脂膜を硬化（キュア）させる。ポストベーク時には、例えば３５０℃で、１時間程度の熱処理が行われる。
次に、図１５に示すように、上記ポリイミド樹脂膜４３をマスクにして下層のパッシベーション膜４１をドライエッチングし、第３層配線Ｍ３（ＴｉＮ膜Ｍ３ｃ）の一部を露出させる。この第３層配線Ｍ３の露出領域を、第１パッド部ＰＡＤ１と呼ぶ。この第１パッド部ＰＡＤ１のうち、チップ領域ＣＡ上の第１パッド部ＰＡＤ１は、後述する再配線およびバンプ電極との接続のため、また、スクライブ領域ＳＡ上の第１パッド部ＰＡＤ１は、かかる領域に、例えばプローブ針を当接し、評価（プローブ検査）を行うために開口される。評価には、例えば、第３層配線Ｍ３の配線抵抗やその温度特性、もしくは第３層配線Ｍ３と接続される配線、プラグやメモリセル等（図示せず）の特性の評価がある。なお、本工程以降、スクライブ領域ＳＡ上の第１パッド部ＰＡＤ１が露出している状態において、適宜評価を行うことができる。
ここで、重要なことは、第３層配線Ｍ３の最上部のＴｉＮ膜Ｍ３ｃを除去せず、残存させることである。即ち、第１パッド部ＰＡＤ１からは、ＴｉＮ膜Ｍ３ｃの表面が露出していることとなる。
次いで、図１６に示すように、スクライブ領域ＳＡのポリイミド樹脂膜４３をドライエッチングにより除去する。なお、この工程を省略し、スクライブ領域ＳＡ上のポリイミド樹脂膜４３を残存させたまま（図１５に示す状態のまま）でも良い。
次いで、図１７に示すように、第１パッド部ＰＡＤ１上を含むポリイミド樹脂膜４３の上部にシード層（給電層）４５を形成する。このシード層４５は、例えば、Ｃｒ（クロム）膜とＣｕ（銅）膜との積層膜よりなり、例えば、ポリイミド樹脂膜４３の上部にスパッタリング法で膜厚７５ｎｍ程度の薄いＣｒ膜を堆積し、続いてこのＣｒ膜の上部にスパッタリング法で膜厚２５０ｎｍ程度のＣｕ膜を堆積することにより形成する。
次に、図１８に示すように、シード層４５の上部にフォトリソグラフィー技術を用いて、第１パッド部ＰＡＤ１の上部から後述する第２パッド部ＰＡＤ２形成領域まで延在する長溝４７を有するレジスト膜Ｒを形成する。
次に、図１９に示すように、長溝４７の内部に電解メッキ法でＣｕ膜４９ａを形成する。Ｃｕ膜４９ａを形成するには、基板１をＣｕ用のメッキ液に浸漬してシード層４５をマイナス（−）電極に固定し、レジスト膜Ｒで覆われていない長溝４７の底部のシード層４５の表面に膜厚３．５μｍ程度のＣｕ膜４９ａを析出させる。
さらに、この後、長溝４７の内部のＣｕ膜４９ａ上にＮｉ（ニッケル）膜４９ｂを電界メッキ法で形成する。Ｎｉ膜４９ｂを形成するには、基板１をＮｉ用のメッキ液に浸漬してシード層４５をマイナス（−）電極に固定し、レジスト膜Ｒで覆われていない長溝４７の底部のＣｕ膜４９ａの表面に膜厚３．３μｍ程度のＮｉ膜４９ｂを析出させる。
ここで、図１９に示すように、スクライブ領域ＳＡ上は、レジスト膜Ｒで覆われており、Ｃｕ膜４９ａおよびＮｉ膜４９ｂは形成されない。これは、スクライブ領域ＳＡ上には、後述する再配線を形成する必要がなく、また、スクライブライン上の積層膜厚をできるだけ小さくすることにより、切断（ダイシング）し易くするためである。
その後、レジスト膜Ｒを除去した後、Ｃｕ膜４９ａおよびＮｉ膜４９ｂをマスクにしたウェットエッチングで不要となったシード層４５を除去する。その結果、シード層４５、Ｃｕ膜４９ａとＮｉ膜４９ｂとの積層膜で構成される再配線４９が形成される（図２０）。
この再配線は、例えば、チップ領域ＣＡの周りに密に形成された第１パッド部ＰＡＤ１上（図３５参照）に、バンプ電極を形成するのは困難であるため、チップ領域ＣＡの全面に渡りバンプ電極を第１パッド部ＰＡＤ１より広い間隔で配置する際、第１パッド部ＰＡＤ１とバンプ電極（後述する第２パッド部ＰＡＤ２）とを接続する役割を果たす。また、再配線は、間隔の狭い第１パッド部ＰＡＤ１をより間隔の広い第２パッド部ＰＡＤ２に再配置するための配線とも言える。もしくは、パッド部間の間隔を変えるための配線と言える。
なお、再配線４９の下部のシード層４５は、Ｃｕ膜４９ａとその下部のポリイミド樹脂膜４３との接着強度を向上させる役割、また、Ｃｕがポリイミド樹脂膜４３中に拡散するのを防ぐ役割を果たす。
ここで、Ｃｕ膜４９ａ上にＮｉ膜４９ｂを積層するのは、後述する半田バンプ電極５５とＣｕ膜４９ａが接触することにより不所望な生成物が形成されることを防止するためである。また、Ｎｉ膜は、この後形成されるポリイミド樹脂膜に対する接着性が良いからである。なお、Ｎｉの他、Ｃｒ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮなどを用いてもよい。
次に、図２１に示すように、再配線４９上の第２パッド部ＰＡＤ２およびスクライブ領域ＳＡを開孔したポリイミド樹脂膜５１を形成する。このポリイミド樹脂膜５１は、ポリイミド樹脂膜４３と同様に形成することができる。即ち、感光性ポリイミド樹脂膜を５μｍ程度スピン塗布し、熱処理（プリベーク）を施す。次いで、ポリイミド樹脂膜を露光、現像して第２パッド部ＰＡＤ２およびスクライブ領域ＳＡを開孔した後、熱処理（ポストベーク）を施し、ポリイミド樹脂膜を硬化（キュア）させる。ポストベーク時には、例えば３５０℃で、１時間程度の熱処理が行われる。
ここで、ポリイミド樹脂膜５１の開口部（第２パッド部ＰＡＤ２）からは、再配線４９（Ｎｉ膜４９ｂ）の表面が露出している。また、スクライブ領域ＳＡのポリイミド樹脂膜５１は除去されるため、第３層配線Ｍ３（ＴｉＮ膜Ｍ３ｃ）の表面が露出している。
次に、ポリイミド樹脂膜５１の開孔部（第２パッド部ＰＡＤ２）に露出したＮｉ膜４９ｂ上に、無電界メッキ法でＡｕ膜５３ａを形成するのであるが、まず、アッシング（灰化）処理、アルカリ脱脂処理および酸洗浄等の処理を行う。
即ち、第２パッド部ＰＡＤ２のＮｉ膜４９ｂ上には、酸化膜Ｏｘや、ポリイミド樹脂膜の残差等の有機汚染層Ｏｒが形成されているため（図２１の丸部）、まず、酸素を用いたアッシング処理により、有機汚染層Ｏｒを除去する。但し、ポリイミド樹脂膜５１等が過度に除去されるのを防止するため、アッシャ量は、０．２μｍ程度とする。
次に、酸化膜Ｏｘの除去およびＮｉ膜４９ｂの表面の活性化のためにアルカリ脱脂および酸洗浄を行う。アルカリ脱脂処理は、例えば、メタ珪酸ナトリウム溶液を用い、６０℃で１０分行う。また、酸洗浄は、例えば、２０％の塩酸（ＨＣｌ）を用いて２５℃で５分行う。
ここで、本実施の形態によれば、スクライブ領域ＳＡの第３層配線Ｍ３が露出しているものの、その表面には、ＴｉＮ膜Ｍ３ｃが残存しているため、酸洗浄等の前述の処理により、その下層のＡｌ合金膜Ｍ３ｂが腐食することを防止できる。
例えば、図２２に示すように、第３層配線Ｍ３表面のＴｉＮ膜Ｍ３ｃを、例えば、第１パッド部ＰＡＤ１を開口する際に、除去することも可能である。
しかしながら、この場合、第１パッド部ＰＡＤ１からは、Ａｌ合金膜Ｍ３ｂが露出しており、例えば、ＨＣｌ等の洗浄液により腐食（溶解、酸化）してしまう。
これに対して、本実施の形態によれば、前述したとおり、Ａｌ合金膜Ｍ３ｂ上に、酸性の洗浄液に対する保護膜の役割を果たすＴｉＮ膜Ｍ３ｃが残存しているので、Ａｌ合金膜Ｍ３ｂの腐食を防止できる。ここで、接着性やエレクトロマイグレーション耐性を向上させるため、ＴｉＮ膜の他、Ｔｉ膜、ＴｉＷ膜、Ｔａ膜、Ｗ膜もしくはＷＮ膜の単層膜、もしくはこれらの膜の積層膜が用いられるが、酸性の洗浄液に対する保護膜としては、耐酸化性のあるＴｉＮ膜、Ｔａ膜、ＴａＮ膜、Ｗ膜もしくはＷＮ膜の単層膜、もしくはこれらの膜の積層膜を用いて好適である。また、これらの膜は、配線の表面を覆っていればよく、例えば、Ａｌ合金膜Ｍ３ｂ上にＴｉ膜およびＴｉＮ膜が順次積層された構造でもよい。また、もちろん、酸性の洗浄液に対する保護膜として、配線を形成した後、洗浄工程やメッキ工程の前に前記膜を別途形成してもよい。
また、第３層配線Ｍ３表面のＴｉＮ膜Ｍ３ｃを、例えば、第１パッド部ＰＡＤ１を開口する際に、除去した場合、図２３に示すように、チップ領域ＣＡの第３層配線Ｍ３表面のＴｉＮ膜Ｍ３ｃも除去される。この場合、ＴｉＮ膜Ｍ３ｃの膜厚分、開口部が深くなり、開口部コーナー部において、シード層４５を構成するＣｒ膜やＣｕ膜の成膜性が悪くなる。これに対し、本実施の形態によれば、図２４に示すように、開口部の段差が低減され、コーナー部におけるシード層４５の被覆性を良くすることができる。
また、ＴｉＮ膜をエッチングする際には、ＴｉＮ膜のサイドエッチが生ずる恐れがある。即ち、第１パッド部ＰＡＤ１を開口する際に、ＴｉＮ膜Ｍ３ｃの上層のパッシベーション膜４１やポリイミド樹脂膜４３による開口部側壁よりＴｉＮ膜Ｍ３ｃの側壁が後退し、オーバーハング形状となる。従って、このような開口部内に、Ｃｒ膜やＣｕ膜（シード層４５）を形成すると、コーナー部における被覆性が悪くなり、段切れが生じる。特に、ＴｉＮ膜Ｍ３ｃ、パッシベーション膜４１およびポリイミド樹脂膜４３を異なるマスクを用いてエッチングする際には、ＴｉＮ膜Ｍ３ｃの側壁が何度もエッチング下にさらされることとなりオーバーハング形状となりやすく、段切れが生じやすくなる。これに対し、本実施の形態によれば、図２４に示すように、ＴｉＮ膜Ｍ３ｃを残存させたので、コーナー部におけるシード層４５の被覆性を良くすることができる。
なお、図２３および図２４は、それぞれ図２１および図２２の第１パッド部（ＰＡＤ１）近傍の部分拡大図である。
次いで、図２５に示すように、第２パッド部ＰＡＤ２から露出したＮｉ膜４９ｂ上に、無電解メッキ法で膜厚２０ｎｍ〜１５０ｎｍ程度のＡｕ膜５３ａを析出させる。メッキ液としては、Ａｕ用のメッキ液、例えば、亜硫酸金ナトリウム系のメッキ液を用い、５５℃で１０分間処理する。このメッキ法は、ＮｉとＡｕのイオン化傾向の差を利用し、これらを置換させることによりＡｕ膜５３ａを形成するもので、無電界メッキ法の中でも置換メッキ法と呼ばれる。なお、この置換メッキにおいては、Ｎｉ膜４９ｂ表面のＮｉがある程度Ａｕと置換された後は、Ａｕの析出は律速するため、厚い膜を得るのは困難である（図３８のグラフ（ａ）参照）。従って、図２６に示すように、その膜中には不連続部（ピンホール）が形成され易い。図２６は、図２５の第２パッド部（ＰＡＤ２）近傍の部分拡大図である（図３０〜図３２も同じ）。
このように、第２パッド部ＰＡＤ２のＮｉ膜４９ｂ上にＡｕ膜５３ａを形成するのは、１）後述するリテンション検査の際、第２パッド部ＰＡＤ２上に当接するプローブ針の接触抵抗を低減させる、２）この第２パッド部ＰＡＤ２上に形成される半田バンプ電極５５の濡れ性を向上させるためである。この「濡れ性」とは、例えば、Ｓｎ（スズ）とＰｂ（鉛）の合金半田を第２パッド部ＰＡＤ２上に搭載する際、合金半田とＡｕ膜との馴染みの程度をいう。
ここで、本実施の形態によれば、スクライブ領域ＳＡには、第３層配線Ｍ３が露出しているものの、その表面には、ＴｉＮ膜Ｍ３ｃが残存しているため、メッキ液（例えば、亜硫酸金ナトリウム系のメッキ液）によるＡｌ合金膜Ｍ３ｂの腐食を防止することができる。また、Ａｕ膜５３ａの膜質を向上させ、その成膜性を良くすることができる。
例えば、図２２に示したように、第３層配線Ｍ３表面のＴｉＮ膜Ｍ３ｃを第１パッド部ＰＡＤ１を開口する際に、除去することも可能であが、この場合、第１パッド部ＰＡＤ１からは、Ａｌ合金膜Ｍ３ｂが露出しており、メッキ液によりＡｌ合金膜Ｍ３ｂが腐食（溶解、酸化）してしまう。
また、既に、第１パッド部ＰＡＤ１を利用した検査が終わっている場合には、Ａｌ合金膜Ｍ３ｂが腐食しても問題ないように思える。
しかしながら、メッキ液中にＡｌ等の金属がとけ込むと、メッキ液を劣化させ、Ａｕ膜５３ａの析出を阻害し、また、Ａｕ膜５３ａの膜質を劣化させてしまう。
また、スクライブ領域ＳＡの第３層配線Ｍ３（ＴｉＮ膜Ｍ３ｃ）とチップ領域ＣＡの第３層配線Ｍ３（ＴｉＮ膜Ｍ３ｃ）とが電気的に接続されている場合（図２２参照）があり、この場合には、後述する電池効果が生じ、チップ領域ＣＡにおいて、Ａｕ膜５３ａの析出を阻害してしまう。
この電池効果とは、スクライブ領域ＳＡにおいては、メッキ液中の塩素イオン等により、Ａｌ合金膜Ｍ３ｂがアルミニウムイオンとなり溶け出す、この際、放出された電子が、チップ領域ＣＡのＮｉ膜４９ｂに影響し、その表面の活性化を阻害する。その結果、Ａｕ膜５３ａの析出速度が遅くなる。なお、この現象は、前述したＨＣｌ等を用いた洗浄の際にも生じ得る。
これに対し、本実施の形態によれば、Ａｌ合金膜Ｍ３ｂ上にＴｉＮ膜Ｍ３ｃが残存しているので、Ａｌ合金膜Ｍ３ｂの腐食を防止でき、チップ領域ＣＡのＮｉ膜４９ｂの表面の活性化を適切に行うことができ、また、その活性化を維持することができる。その結果、Ｎｉ膜４９ｂ上に、Ａｕ膜５３ａを効果的に析出させることができる。
次いで、リテンション検査を行う。このリテンション検査は、メモリセルを駆動し、制御電極ＣＧ内に電荷を蓄積させた際の情報保持特性を検査するもので、例えば、高温下にさらす（リテンションベークを行う）ことによって加速的に検査を行う。なお、リテンション検査は、例えば、ポリイミド樹脂膜５１等のベーク等、高温の熱処理工程が終わった時点で行う方が好ましい。検査後に高温処理工程が存在するとかかる工程によりその特性が変化する恐れがあるからである。
まず、現工程での情報保持特性を測定する。図２７に示すように、第２パッド部ＰＡＤ２の表面のＡｕ膜５３ａにプローブ針Ｎを当接し、測定を行う。ここで、前述した通り、本実施の形態によれば、Ａｕ膜５３ａが成膜性良く形成されているため、精度良く上記測定を行うことができる。
次いで、図２８に示すように、基板１（半導体ウエハ）を、例えば、２５０℃の温度下に、８時間さらす（リテンションベーク）。
次いで、リテンションベーク後の情報保持特性を測定する。即ち、図２９に示すように、第２パッド部ＰＡＤ２の表面のＡｕ膜５３ａにプローブ針Ｎを当接し、測定を行う。なお、このリテンション検査の前もしくは後に、前述のＴＥＧ評価を行ってもよい。
次いで、第２パッド部ＰＡＤ２の表面のＡｕ膜５３ａ上に、バンプ電極を形成するのであるが、本発明者らは、以下の検討を行った。
このＡｕ膜５３ａ（図２９）上に、半田バンプ電極５５を形成したところ、半田の濡れ性が悪く、不良となった。この際、Ａｕ膜５３ａの膜厚は５５ｎｍであった。
これに対し、リテンションベーク前のＡｕ膜５３ａ（図２７）上に、半田バンプ電極５５を形成したところ、半田の濡れ性不良はなく、また、半田バンプ電極５５のシェア強度も良かった。
従って、上記不良は、リテンションベークによる第２パッド部ＰＡＤ２の表面状態の劣化が深く関与しているのではないかとの結論に達し、その状態を検討し、以下に示す工程で、半田の濡れ性および半田バンプ電極５５のシェア強度を向上させた。
まず、基板１の表面を、酸性の洗浄液、例えば、ＨＣｌ（塩化水素）等を用いて洗浄する。この洗浄を行う理由について以下に説明する。
即ち、図３０に示すように、リテンションベーク等、大気中において２００℃を越える熱処理があると、Ａｕ膜５３ａの不連続部（ピンホール）を介しＮｉが表出し、酸化膜Ｏｘが形成される。また、Ａｕ膜５３ａの不連続部（ピンホール）から侵入した酸素により、ピンホール上やＡｕ膜５３ａとＮｉ膜４９ｂとの界面に酸化膜が形成される。
図３９に、熱処理温度［℃］とＮｉの酸化膜厚［ｎｍ］との関係を示す。グラフ（ａ）は、Ａｕ膜を形成しなかった場合、グラフ（ｂ）は、Ａｕ膜を４４ｎｍ形成した場合、およびグラフ（ｃ）は、Ａｕ膜を２２ｎｍ形成した場合を示す。なお、熱処理時間は、８時間とした。
グラフ（ａ）〜（ｃ）に示すように、熱処理温度が高くなるに従い、酸化膜厚が増大している。どのグラフも２００℃を越えた辺りから急激に形成される酸化膜厚が増加する。また、Ａｕ膜が形成されたＮｉ膜については、Ａｕ膜の膜厚の小さい方が、酸化膜厚が大きいという傾向があった。なお、Ｎｉ膜表面（Ａｕ膜の形成なし）よりも、Ａｕ膜が形成されたＮｉ膜の表面の方が、酸化膜厚が大きいという傾向があった。これは、Ａｕ膜が薄い場合には、Ａｕ膜が島状となるため、その表面に凹凸が生じ表面積が大きくなる。この表面に、Ｎｉ膜中のＮｉが拡散し酸素を吸着してしまうためＡｕ膜を付けた方が却って酸化膜厚が大きくなったものと推測される。
このような酸化膜Ｏｘの存在が、半田を搭載する際の半田濡れ性を劣化させ、また、半田バンプ電極のシェア強度を劣化させる。このシェア強度とは、例えば、半田バンプ電極５５に、横からの応力を機械的に加えた際、半田バンプ電極５５のはがれや破壊に至るまで応力をいう。そこで、前述したように、例えば、２０％の塩酸（ＨＣｌ）を用いて２５℃で５分間の洗浄を行い、上記酸化膜を除去する（図３１）。
次いで、図３２に示すように、第２パッド部ＰＡＤ２上のＡｕ膜５３ａ上に、置換メッキを施すことによりＡｕ膜５３ｂを析出させる。その結果、Ａｕ膜５３ａおよび５３ｂの積層膜よりなる下地膜５３が形成される。この積層膜の膜厚は、例えば、８５ｎｍ程度である。なお、このようにＡｕ膜５３ａ上にさらにＡｕ膜５３ｂが成長するのは、Ａｕ膜５３ａのピンホール（不連続部）下のＮｉがＡｕと置換され、また、Ａｕ膜５３ａ表面に存在するＮｉイオンがＡｕと置換されるためと考えられる。２回目のメッキ処理後のＡｕ膜（５３ａ、５３ｂ）をＴＥＭ（（transmission electron microscope））で観察したところ図３２に示すように連続膜であった。
また、この洗浄や置換メッキの際にも、スクライブ領域ＳＡ上のＡｌ合金膜Ｍ３ｂ上にＴｉＮ膜Ｍ３ｃが残存しているので、Ａｌ合金膜Ｍ３ｂの腐食を防止でき、チップ領域ＣＡのＮｉ膜４９ｂの表面の活性化を適切に行うことができる。
なお、Ａｕ膜（下地膜５３）とＮｉ膜と境界を安定させるため、アニール（熱処理）を行っても良い。
この後、図３３に示すように、この下地膜５３の上にＳｎ／Ｐｂ合金半田で構成されたバンプ電極５５を接続する。バンプ電極５５は、例えば印刷法もしくはボール転写法で形成する。なお、図３３には、説明を分かり易くするため、Ａｕ膜５３ａおよび５３ｂを表記してあるが、半田搭載後、Ａｕ膜５３ａおよび５３ｂは半田中に吸収される。
このように、本実施の形態によれば、第２パッド部ＰＡＤ２上の酸化膜Ｏｘが除去されているので、半田の濡れ性を向上させることができる。また、リテンションベーク後に、さらに、Ａｕ膜５３ａ上に、Ａｕ膜５３ｂを形成したので、Ａｕ膜の不連続部（ピンホール）を減少させることができ、半田の濡れ性を向上させることができる。また、半田バンプ電極５５のシェア強度を向上させることができる。例えば、前記条件においては、２５０ｇｆ／バンプのシェア強度が得られた。
ここで、本発明者らは、置換メッキ処理時間を長くし、Ａｕ膜の厚膜を例えば、７４ｎｍ程度（Ａｕ膜５３ａの膜厚の２倍程度）とすることで、ピンホールの数を減らし、Ｎｉ酸化膜Ｏｘの生成を抑制する方法についても検討した。この場合、図３７に示すように、膜厚を７０ｎｍ程度確保するためには、１９００秒以上の処理時間が必要である。
しかしながら、この場合も、半田の濡れ不良が生じ、また、Ｎｉ膜との界面において半田バンプ電極５５のはがれが生じるといった不良が生じた。
図３７に、メッキ時間とＡｕの膜厚との関係を示す。グラフ（ａ）に示すように、メッキ時間が大きくなるに従いＡｕの膜厚も大きくなる。本実施の形態では、例えば、グラフ（ａ）に示すの処理の前段（例えば７００秒）でＡｕ膜５３ａを形成し、次いで、グラフ（ｂ）に示す処理によりＡｕ膜５３ｂを形成する。このように、２段階で成膜することによって、連続処理の場合（グラフ（ａ））よりも、短時間で所望の膜厚を確保することができる。
また、図４０に示すように、例えば１０００ｎｍ程度のＡｕ膜１５３ａを形成することにより、ピンホールの形成や、Ｎｉ膜４９ｂの露出およびその酸化を防止することも検討した。
しかしながら、この場合は、前述の置換メッキ法を用いることは困難であり、例えば、メッキ液中に還元剤を添加することによりメッキ膜を厚く形成する（自己触媒型メッキ）方法を用いる必要がある。この場合、メッキ液が不安定となり易く、膜質の良い膜が得られない。また、Ｎｉ膜４９ｂ表面以外にもメッキ膜が以上析出する可能性が大きい。また、膜質を確保するためには、頻繁にメッキ液を交換する必要があり、コスト高となる。さらに、リテンションベークを行った後は、図４１に示すように、Ａｕ膜１５３ａとＮｉ膜４９ｂとの間に、ＡｕとＮｉの合金層５０が形成され、半田がその下部に侵入できなくなり、かかる界面で半田バンプ電極５５の剥がれが生じやすくなる。このように、半田バンプ電極５５のシェア強度を劣化させてしまう。
これに対し、本実施の形態によれば、前述したように、半田バンプ電極５５のシェア強度を向上させることができる。
なお、図３８に示すように、メッキ処理は、２段階である必要はなく、３段階もしくはそれ以上の工程で形成してもよい（グラフ（ｂ））。この場合、連続処理（グラフ（ａ））では、その反応が律速し、形成することができない膜厚の膜であっても形成することができる。
図３４は、バンプ電極５５の形成が完了した半導体ウエハ（半導体基板）１の全体平面図である。その後、このウエハ１をダイシングして複数個のチップＣＡに分割する（図３５）。なお、チップＣＡの周囲に配置されている第１パッド部（ＰＡＤ１）は、バンプ電極５５と再配線（図示せず）によって接続されている。
図３６は、チップＣＡを実装基板６０に実装した状態を示す断面図である。例えば、チップＣＡを実装基板６０上にフェイスダウンボンディングし、バンプ電極５５を加熱リフローした後、チップＣＡと実装基板６０との隙間にアンダフィル樹脂６２を充填することによりＣＳＰが完成する。
なお、本実施の形態は、リテンションベークにより劣化したＡｕ膜５３ａの修復を例に説明したが、プローブ針等により傷つけられ、その表面の状態が悪くなったＡｕ膜５３ａの修復にも適用可能である。
（実施の形態２）
実施の形態１においては、第３層配線Ｍ３をＡｌ合金膜を用いて形成したが、Ｃｕ膜を用いて形成してもよい。なお、第３層配線Ｍ３より下層の層、例えば、酸化シリコン膜３５やその内部のプラグ等は、実施の形態１と同様に形成し得るため、その説明を省略する。
まず、図４２に示すように、酸化シリコン膜３５上に、絶縁膜として窒化シリコン膜２３７および酸化シリコン膜２３９を例えばＣＶＤ法を用いて順次堆積する。
次いで、窒化シリコン膜２３７および酸化シリコン膜２３９をドライエッチングすることにより配線溝ＭＧを形成する。なお、窒化シリコン膜２３７は、エッチングストッパーの役割を果たす。
次いで、配線溝ＭＧ内を含む酸化シリコン膜２３９の上部に、バリア膜として窒化タンタル（ＴａＮ）膜を例えばスパッタ法により堆積した後、ＴａＮ膜の上部に、導電性膜としてＣｕ膜を、メッキ法もしくはＣＶＤ法で形成する。
次いで、配線溝ＭＧ外部のＴａＮ膜およびＣｕ膜をＣＭＰ法により除去することにより第３層配線２Ｍ３を形成する。この際、Ｃｕ膜等をオーバー研磨することにより、その表面を酸化シリコン膜２３９の表面より後退させる。
次いで、酸化シリコン膜２３９および第３層配線２Ｍ３上に、ＴｉＮ膜２Ｍ３ｃを例えばＣＶＤ法で形成し、酸化シリコン膜２３９上のＴｉＮ膜２Ｍ３ｃを除去する。その結果、第３層配線２Ｍ３の表面が、ＴｉＮ膜２Ｍ３ｃで覆われる。
次に、酸化シリコン膜２３９および第３層配線２Ｍ３（ＴｉＮ膜２Ｍ３ｃ）上に、絶縁膜として窒化シリコン膜２４１および酸化シリコン膜２４３を例えばＣＶＤ法を用いて順次堆積することにより、これらの膜の積層膜よりなるパッシベーション膜を形成する。
次いで、第３層配線２Ｍ３（ＴｉＮ膜２Ｍ３ｃ）上の窒化シリコン膜２４１および酸化シリコン膜２４３をエッチングにより除去することにより、第１パッド部ＰＡＤ１を開口する。この後、実施の形態１と同様に、再配線やバンプ電極が形成される。
このように、本実施の形態によれば、第３層配線２Ｍ３の表面にＴｉＮ膜２Ｍ３ｃを形成したので、スクライブ領域ＳＡの第３層配線２Ｍ３（ＴｉＮ膜Ｍ３ｃ）が露出しても、酸洗浄やメッキ等の処理によりその下層のＣｕ膜が腐食することを防止できる等、実施の形態１で詳細に説明した効果を得ることができる。
また、第１パッド部ＰＡＤ１を開口した後、この開口部にＴｉＮ膜２４４を形成してもよい。
即ち、図４３に示すように、酸化シリコン膜２３９および第３層配線２Ｍ３上に、絶縁膜として窒化シリコン膜２４１および酸化シリコン膜２４３の積層膜よりなるパッシベーション膜を形成し、これらの膜をエッチングにより除去することにより、第１パッド部ＰＡＤ１を開口する。
次いで、開口部内を含む酸化シリコン膜２４３上に、ＴｉＮ膜２４４を例えばＣＶＤ法で堆積し、その後、酸化シリコン膜２４３上のＴｉＮ膜２４４をＣＭＰ法により除去することにより、開口部の側壁および底部（第１パッド部ＰＡＤ１）に、ＴｉＮ膜２４４を残存させる。この後、実施の形態１と同様に、再配線やバンプ電極が形成される。
この場合も、スクライブ領域ＳＡの第３層配線２Ｍ３が露出しても、その上部にはＴｉＮ膜２４４が形成されているので、酸洗浄やメッキ等の処理によりその下層のＣｕ膜が腐食することを防止できる等、実施の形態１で詳細に説明した効果を得ることができる。
また、Ｃｕ膜は、ポリイミド樹脂膜との接触により変質層を形成するため、上記ＴｉＮ膜（２Ｍ３ｃ、２４４）によって、この変質層の形成を防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
特に、前記実施の形態においては、ＮＯＲ型の不揮発性メモリを例に説明したが、ＡＮＤ型、ＮＡＮＤ型等の不揮発性メモリの他、半導体集積回路装置にも広く適用可能である。
本発明は、半導体集積回路装置を製造する製造業に幅広く利用することができる。
１ 半導体ウエハ（半導体基板）
４ 素子分離
６ 酸化シリコン膜
８ ｐ型ウエル
１１ ゲート絶縁膜
１３ａ 多結晶シリコンパターン
１５ ＯＮＯ膜
１７ 多結晶シリコン膜
１９ 窒化シリコン膜
２１ ｎ−型半導体領域
２２ ｎ＋型半導体領域
２３ サイドウォールスペーサ
２５ ｎ＋型半導体領域
３１ 酸化シリコン膜
３３ 酸化シリコン膜
３５ 酸化シリコン膜
４１ パッシベーション膜
４３ ポリイミド樹脂膜
４５ シード層
４７ 長溝
４９ 再配線
４９ａ Ｃｕ膜
４９ｂ Ｎｉ膜
５０ 合金層
５１ ポリイミド樹脂膜
５３ 下地膜
５３ａ Ａｕ膜
５３ｂ Ａｕ膜
５５ バンプ電極（半田バンプ電極）
６０ 実装基板
６２ アンダフィル樹脂
１５３ａ Ａｕ膜
２３７ 窒化シリコン膜
２３９ 酸化シリコン膜
２４１ 窒化シリコン膜
２４３ 酸化シリコン膜
２４４ ＴｉＮ膜
２Ｍ３ 第３層配線
２Ｍ３ｃ ＴｉＮ膜
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
Ｃ３ コンタクトホール
ＣＧ 制御電極
ＦＧ 浮遊電極
Ｇ ゲート電極
ＣＡ チップ領域（チップ）
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
Ｍ３ａ ＴｉＮ膜
Ｍ３ｂ Ａｌ合金膜
Ｍ３ｃ ＴｉＮ膜
ＣＳＬ 共通ソース線
ＭＢＬ 主ビット線
ＭＧ 配線溝
ＭＬ 導電性層
Ｎ プローブ針
ＯＡ１ 開口部
ＯＡ２ 開口部
Ｏｒ 有機汚染層
Ｏｘ 酸化膜
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ３ プラグ
ＰＡＤ１ 第１パッド部
ＰＡＤ２ 第２パッド部
Ｒ レジスト膜
ＳＡ スクライブ領域
ＳＢＬ 副ビット線

Claims (10)

  1. チップ領域及びスクライブ領域を有する半導体基板と、
    前記半導体基板上に形成された多層配線と、
    前記チップ領域に形成され、且つ、前記多層配線の最上層に形成された第１パッドと、
    前記スクライブ領域に形成され、且つ、前記多層配線の最上層に形成されたテスト用の第２パッドと、
    前記第１パッド上及び前記第２パッド上に形成されたパッシベーション膜と、
    前記パッシベーション膜に形成され、且つ、前記第１パッド上の一部を開口する第１開口部と、
    前記パッシベーション膜に形成され、且つ、前記第２パッド上の一部を開口する第２開口部と、
    前記チップ領域において、前記パッシベーション膜上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成され、且つ、前記第１開口部を介して前記第１パッドと電気的に接続する再配線とを有し、
    前記第１パッド及び前記第２パッドは、それぞれ、第１導電性膜及び前記第１導電性膜上に形成された第２導電性膜を含み、
    前記スクライブ領域においては、前記第１絶縁膜及び前記再配線は形成されておらず、
    前記第２開口部内において露出している前記第２パッドの表面には、前記第２導電性膜が形成され、
    前記チップ領域と前記スクライブ領域の境界領域における前記パッシベーション膜には第３開口部が形成されていることを特徴とする半導体集積回路装置。
  2. 請求項１に記載の半導体集積回路装置において、
    前記第１導電性膜は、アルミニウムまたは銅を主成分とする材料からなり、
    前記第２導電性膜は、窒化チタン、タンタル、窒化タンタル、タングステンまたは窒化タングステンからなる単層膜、若しくは、これらの積層膜からなることを特徴とする半導体集積回路装置。
  3. 請求項１または２に記載の半導体集積回路装置において、
    前記パッシベーション膜は、窒化シリコン膜の単層膜、若しくは、窒化シリコン膜と酸化シリコン膜の積層膜からなることを特徴とする半導体集積回路装置。
  4. 請求項１〜３の何れか１項に記載の半導体集積回路装置において、
    前記第１絶縁膜は、ポリミイド樹脂膜からなることを特徴とする半導体集積回路装置。
  5. 請求項１〜４の何れか１項に記載の半導体集積回路装置において、
    前記再配線は、銅膜及び前記銅膜上に形成されたニッケル膜を含むことを特徴とする半導体集積回路装置。
  6. 請求項１〜５の何れか１項に記載の半導体集積回路装置は、更に、
    前記第１絶縁膜上及び前記再配線上に形成された第２絶縁膜と、
    前記第２絶縁膜に形成され、且つ、前記再配線上の一部を開口する第４開口部とを有し、
    前記スクライブ領域においては、前記第２絶縁膜は形成されていないことを特徴とする半導体集積回路装置。
  7. 請求項６に記載の半導体集積回路装置において、
    前記第２絶縁膜は、ポリミイド樹脂膜からなることを特徴とする半導体集積回路装置。
  8. 請求項６または７に記載の半導体集積回路装置は、更に、
    前記第４開口部を介して前記再配線と電気的に接続するバンプ電極とを有することを特徴とする半導体集積回路装置。
  9. 請求項１〜８の何れか１項に記載の半導体集積回路装置において、
    前記第１パッドと前記第２パッドは、電気的に接続していることを特徴とする半導体集積回路装置。
  10. 請求項１〜９の何れか１項に記載の半導体集積回路装置において、
    前記半導体基板には不揮発性メモリセルが形成されていることを特徴とする半導体集積回路装置。
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