KR20010031602A - 반도체 장치 및 그 제조 방법 - Google Patents

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도시오 미야모또
이찌로 안조
준이찌 아리따
슈지 에구찌
마꼬또 기따노
마사하루 구보
무나까따다께시
후꾸다다꾸야
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명의 칩 사이즈 패키지는, 범프 전극에 집중하는 응력을 완화, 흡수하는 저탄성 탄성 중합체를 반도체 칩의 주요면 상에 형성하고, 본딩 패드에 접속된 배선을 이 탄성 중합체에 개공한 관통 구멍을 통하여 그 상면에 인출하여 그 일단부에 범프 전극을 접속한다. 또한, 탄성 중합체의 상면에 인출된 상기 배선을 만곡한 패턴으로 형성하고, 범프 전극에 집중하는 응력을 상기 탄성 중합체뿐만 아니라 배선의 신축에 의해 흡수, 완화한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
전극(패드) 상에 부착된 볼형의 범프 전극을 사용하여 반도체 칩을 기판에 플립 칩 실장하는 BGA(Ball Grid Array)형의 LSI 패키지는, 다핀화가 용이하며, 더구나 실장 면적을 작게 할 수 있기 때문에, I/O(Input/Output) 핀의 수가 많은 논리 LSI를 실장하는 패키지로서만이 아니라, 메모리 LSI를 실장하는 패키지로서도 다용되고 있다.
예를 들면 미국 특허 제5,216,278호 공보에 기재된 BGA는, 이면에 Pb-Sn 합금의 땜납으로 이루어지는 범프 전극을 부착한 플라스틱제의 패키지 기판 상에 와이어 본딩 방식으로 칩을 탑재하고, 이 칩을 몰드 수지로 밀봉한 패키지 구조를 구비하고 있다.
이와 같이, BCA는 단결정 실리콘으로 이루어지는 반도체 칩, 플라스틱(혹은 세라믹)으로 이루어지는 패키지 기판, Pb-Sn 합금 땜납으로 이루어지는 범프 전극등, 열팽창 계수가 다른 이종 부재를 접합한 구조로 되어 있다. 그 때문에, BGA를 프린트 배선 기판에 실장한 후에 반도체 칩이 발열/방냉이라고 하는 온도 사이클을 반복하면, 각 부재의 열팽창 계수차에 기인하여 범프 전극에 응력이 집중하고, 범프 수명이 짧게 되어 전기적인 접속 신뢰성이 저하되거나, 경우에 따라서는 범프 전극의 파괴를 야기하기도 한다.
상술한 문제는, 범프 전극의 직경이 비교적 큰 경우에는, 범프 전극 자체에 어느 정도의 응력 흡수 능력이 구비되어 있으므로 그다지 현재화되지는 않는다. 그러나, I/O핀의 수가 많은 BGA나, 패키지를 칩과 거의 동일 사이즈까지 축소한 칩 사이즈 패키지(CSP)와 같이, 범프 전극의 직경이 작은 경우에는, 범프 전극의 응력 흡수 능력이 저하되기 때문에 심각한 문제로 된다. 따라서, BGA, 특히 CSP의 설계에 있어서는, 예를 들면 각 부재를 열팽창 계수가 가까운 재료로 구성하거나, 범프 전극에 가해지는 응력을 완화, 흡수하는 부재를 칩과 기판과의 간극에 개재시키기도 한다고 하는 연구가 필요해진다.
특개평8-102466호 공보는, 반도체 웨이퍼의 각 칩 영역에 격자형으로 범프 전극을 형성하고, 그 후, 웨이퍼를 다수의 칩으로 분할하는 방법을 개시하고 있다. 이 방법은, 우선 웨이퍼의 각 칩 영역의 주연부에 형성한 패드에 접속된 배선을 칩 영역의 내측에 거치게 하고, 계속해서 웨이퍼 전면을 폴리이미드 등으로 이루어지는 커버코팅으로 덮은 후, 이 커버 코팅을 격자형의 패턴으로 개공하여 상기 배선을 노출시키고, 그 위에 범프 전극을 형성한다. 그 후, 스크라이브 라인에 따라서 웨이퍼를 다이싱하여, 다수의 칩으로 분할한다. 이러한 제조 방법에 따르면, 칩의 내측에 범프 전극을 격자형으로 배치하는 작업을 웨이퍼 프로세스로 행하기 때문에, 범프 전극을 형성한 칩을 대량으로 생산하는 것이 가능해진다.
특개평1-283843호 공보는, 범프 전극에 가해지는 응력을 완화하는 열가소성 수지(예를 들면 폴리메틸메타크릴레이트)를 웨이퍼의 표면(범프 전극이 형성된 영역을 제외한다)에 코팅하고, 그 후, 웨이퍼를 다이싱하여 다수의 칩으로 분할하는 방법을 개시하고 있다. 이 방법에 따르면, 범프 전극을 통해 칩을 기판에 실장하고 나서 양자의 간극에 수지를 충전하는 방법에 비해, 실장 후의 칩의 수리가 용이하게 되고, 또한 칩과 기판과의 간극에 기포가 남지 않는다고 하는 이점도 얻어진다.
특개평4-280458호 공보는, 표면에 돌기를 설치한 고무형 탄성체(예를 들면 탄성율이 100MPa 이하의 실리콘고무)로 칩을 밀봉함으로써, 칩과 기판과의 열팽창 계수차에 기인하는 응력을 고무형 탄성체로 흡수, 완화하는 LSI 패키지를 개시하고 있다. 고무형 탄성체의 표면에는, 일단이 칩의 패드에 접속되고, 타단이 상기 돌기의 표면에 연장되는 배선이 형성되어 있다. 이 패키지를 기판에 실장할 때에는, 상기 돌기의 표면의 배선을 기판의 전극 상에 납땜한다.
특개평8-111473호 공보는, 칩과 범프 전극 사이에, 칩과 기판과의 열팽창 계수차에 기인하는 응력을 완화하기 위한 저탄성율 탄성 중합체(예를 들면 유리 전이 온도가 -50℃ 이하의 실로키산폴리머)를 개재시킨 BGA형 패키지를 개시하고 있다. 이 탄성 중합체는, 접착제에 의해 칩의 표면에 접착되고, 칩의 패드와 범프 전극은, 탄성 중합체 내에 매립된 도선을 통해 전기적으로 접속된다.
닛케이 BP사 발행(1996년 10월)의「닛케이 마이크로 디바이스」(p92∼p98)는, 웨이퍼의 표면에 탄성 수지층과 폴리이미드 기판층을 적층하고, 폴리이미드 기판층에 설치한 Cu 배선 상에 범프 전극을 접속한 후, 웨이퍼를 다이싱하여 다수의 칩 사이즈 패키지(CSP)를 제조하는 방법(웨이퍼 레벨 패키징)을 개시하고 있다. 웨이퍼의 패드와 폴리이미드 기판층의 배선은, 칩 표면의 탄성 수지층에 매립된 리드 혹은 본딩 와이어를 통해 전기적으로 접속된다.
특개평2-77138호 공보는, 수평 및 수직의 모든 방향에 대해 탄성 내지는 자유 변형성을 구비한 얇은 나선형의 배선(마이크로 리드와 칭한다)을 통해 칩의 범프 전극과 기판의 전극을 접속함으로써, 범프 전극에 가해지는 응력을 완화하는 기술을 개시하고 있다. 상기 마이크로 리드는, 기판 상에 복수의 이종 금속막을 스퍼터링법으로 적층하고, 이들 금속막을 에칭하여 나선형으로 패터닝한 후, 최하층의 금속막을 리프트오프하여 형성한다.
미국 특허 제5,476,211호 공보는, 칩의 동일 패드 상에 와이어의 양끝을 본딩하여 루프형의 돌기를 형성하고, 이 돌기를 통해 반도체 칩을 기판에 실장하는 기술을 개시하고 있다. 또한, 이 공보의 다른 형태에서는, 와이어는, 그 일단이 칩의 패드 상에 본딩된 후, 전체가 S자형 또는 직선형으로 포밍되며, 그 타단측이 기판에 접속되도록 되어 있다.
특개소63-177434호 공보는, 칩의 패드 상에 형성된 범프 전극과 기판 사이에, 절연 시트 상에 일괄 형성되고, 그 높이가 최소 가로 치수 이하인 나선형의 도전성 스프링을 삽입한 실장 구조를 개시하고 있다. 이 도전성 스프링은 폴리이미드 등으로 이루어지는 절연 시트에 접착한 박판 상의 Cu 합금 등을 에칭하여 형성하고, 그 일단이 절연 시트 상에 고정된다. 이 실장 구조에 의하면, 여러개의 칩을 동일 기판에 실장했을 때에, 기판에 휘어짐이 있는 경우에서도 각 칩의 배면의 높이를 정돈할 수 있으므로, 칩의 배면에 냉각판을 배치했을 때에, 모든 칩을 냉각판에 밀착시킬 수 있다.
특개평9-129772호 공보는, 칩의 이면 및 측면을 패키지의 일부로서 사용하고, 또한 칩의 소자 형성면을 덮는 패시베이션막을 패키지의 일부로서 사용함으로써, 웨이퍼를 칩으로 분할한 후에 패키지를 어셈블리하는 공정을 저감시킨 칩 스케일 패키지를 개시하고 있다. 이 패키지를 제조하기 위해서는, 예를 들면 웨이퍼의 각 칩 영역을 2층의 패시베이션막으로 덮고, 그 상부에 범프 전극을 접속하기 위한 전극을 격자형으로 배치한다. 각 전극은, 상층의 패시베이션막을 개공하여 형성한 관통 구멍과 하층의 패시베이션막 상에 형성한 배선을 통해 대응하는 패드와 전기적으로 접속된다. 웨이퍼는, 이 상태에서 기능 테스트나 번인 등의 테스팅에 제공된 후, 다이싱에 의해 다수의 칩으로 분할된다. 그 후, 각 칩의 전극에 범프 전극이 접속된다.
특개평8-250498호 공보는, 패드의 위치나 그 간격에 제한되지 않고 범프 전극을 형성하기 위해, 패드로부터 인출한 배선의 소정 위치 상에 범프 전극을 형성하는 기술을 개시하고 있다. 패드로부터 인출된 배선의 표면은, 감광성 폴리이미드등의 층간 절연층으로 덮어지고, 이 층간 절연층에 형성한 개공부로부터 노출하는 상기 배선의 상부에 도체층을 통해 범프 전극이 형성된다. 이 구조에 따르면, 범프 전극을 임의의 높이로 형성할 수 있으므로, 칩과 기판의 열팽창 계수차에 기인하는 범프 전극의 열피로를 억제하여 범프 수명을 장기화할 수가 있다.
본 발명자는, 상기한 바와 같은 범프 전극을 사용하여 반도체 칩을 기판에 플립 칩 실장하는 종래의 반도체 장치 및 그 제조 방법을 여러가지로 검토한 결과, 칩-기판 사이의 열팽창 계수차에 기인하여 범프 전극에 집중하는 응력을 유효하게 완화, 흡수할 수 있는 구조를 구비한 신규의 CSP 구조 및 그것을 염가로 제조하는 방법을 발견하였다.
본 발명의 목적은, 반도체 칩과 기판과의 열팽창 계수차에 기인하여 양자의 접합부인 범프 전극에 집중하는 스트레스를 유효하게 완화, 흡수할 수 있는 구조를 구비한 CSP형의 반도체 장치 및 그것을 염가로 제조하는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부도면에서 명백하게 될 것이다.
〈발명의 개시〉
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
본 발명의 반도체 장치는, 범프 전극에 집중하는 응력을 완화, 흡수하는 저탄성 탄성 중합체를 칩의 주요면 상에 형성하고, 패드에 접속된 배선을 이 탄성 중합체에 개공한 관통 구멍을 통하여 그 상면에 인출하여 그 일단부에 범프 전극을 접속한 것이다. 또한, 본 발명의 다른 반도체 장치는, 탄성 중합체의 상면에 인출한 상기 배선을 만곡한 패턴으로 형성하고, 범프 전극에 집중하는 응력을 탄성 중합체의 탄성 변형 및 배선의 신축에 의해서도 흡수, 완화하도록 한 것이다.
본 발명의 반도체 장치의 제조 방법은, 상기 배선에 범프 전극을 접속하기까지의 공정을 웨이퍼 프로세스로 행하고, 또한 이 상태에서 번인 등의 테스팅을 행한 후, 웨이퍼를 다이싱하여 칩으로 분할함으로써, 패키지의 조립 공정을 불필요하게 하는 것이다.
그 밖에, 본원에 기재된 발명의 개요를 항을 나누어 설명하면 이하와 같다.
1. 본 발명의 반도체 장치는, 반도체 웨이퍼의 주요면의 복수의 칩 영역에 형성된 복수의 반도체 소자 및 본딩 패드의 상부에 탄성 중합체층이 형성되고, 일단부가 상기 탄성 중합체층에 개공된 관통 구멍을 통하여 상기 본딩 패드와 전기적으로 접속되고, 타단부가 상기 탄성 중합체층의 상부에 배치된 배선에 범프 전극이 접속되어 있다.
2. 본 발명의 반도체 장치는, 상기 반도체 웨이퍼의 칩 영역을 분할하여 얻어진 반도체 칩으로 이루어지는 칩 사이즈 패키지형의 반도체 장치이다.
3. 본 발명의 반도체 장치는, 상기 반도체 칩의 측면에 보호층이 형성되어 있다.
4. 본 발명의 반도체 장치는, 상기 배선이 상기 탄성 중합체층의 상부에 접합된 절연 테이프의 일면에 형성되고, 상기 배선과 상기 본딩 패드는, 상기 본딩 패드 상에 접합된 Au 범프를 통해 전기적으로 접속되어 있다.
5. 본 발명의 반도체 장치는, 상기 본딩 패드 상에 복수단의 Au 범프가 접합되어 있다.
6. 본 발명의 반도체 장치는, 상기 Au 범프가 상기 탄성 중합체층의 관통 구멍에서 충전된 수지에 의해서 밀봉되어 있다.
7. 본 발명의 반도체 장치는, 상기 탄성 중합체층이 상기 반도체 웨이퍼의 주요면 상에 도포된 감광성 레지스트, 또는 상기 반도체 웨이퍼의 주요면 상에 접착된 감광성 필름으로 이루어진다.
8. 본 발명의 반도체 장치는, 상기 탄성 중합체층의 탄성율이 1∼5000MPa 이다.
9. 본 발명의 반도체 장치는, 상기 탄성 중합체층의 탄성율이 1∼1000MPa 이다.
10. 본 발명의 반도체 장치는, 상기 탄성 중합체층의 탄성율이 1∼500MPa 정도이다.
11. 본 발명의 반도체 장치는, 상기 탄성 중합체층의 막 두께가 0.005∼0.15 mm이다.
12. 본 발명의 반도체 장치는, 상기 탄성 중합체층의 막 두께가 0.01∼0.1 mm이다.
13. 본 발명의 반도체 장치는, 상기 탄성 중합체층의 막 두께가 0.02∼0.1 mm이다.
14. 본 발명의 반도체 장치는, 상기 범프 전극의 간격이 상기 본딩 패드의 간격보다도 넓다.
15. 본 발명의 반도체 장치는, 상기 탄성 중합체층의 표면에 요철이 설치되어 있다.
16. 본 발명의 반도체 장치는, 상기 범프 전극의 근방의 상기 탄성 중합체층에 슬릿이 설치되어 있다.
17. 본 발명의 반도체 장치는, 상기 탄성 중합체층의 상부에 배치된 배선의 적어도 그 일부가 만곡한 패턴으로 구성되어 있다.
18. 본 발명의 반도체 장치는, 상기 탄성 중합체층의 상부에 배치된 배선의 적어도 그 일부가 복수 라인의 배선으로 구성되어 있다.
19. 본 발명의 반도체 장치는, 상기 탄성 중합체층의 상부에 배치된 배선이, 상기 배선에 접속되는 범프 전극과 상기 칩 영역의 중심을 연결하는 방향에 대해 직교하도록 배향되고, 또한 상기 칩 영역의 주연부에 배치된 배선은, 상기 칩 영역의 중앙부에 배치된 배선보다도 길다.
20. 본 발명의 반도체 장치의 제조 방법은, 이하의 공정을 포함하고 있다.
(a) 반도체 웨이퍼의 주요면의 복수의 칩 영역에 형성한 복수의 반도체 소자 및 본딩 패드의 상부에 탄성 중합체층을 형성하는 공정,
(b) 상기 탄성 중합체층을 개공하여 상기 본딩 패드 또는 상기 본딩 패드와 전기적으로 접속된 전극 배선의 상부에 관통 구멍을 형성하는 공정,
(c) 일단부가 상기 관통 구멍을 통하여 상기 본딩 패드와 전기적으로 접속되고, 타단부가 상기 탄성 중합체층의 상부에 배치되는 배선을 형성하는 공정,
(d) 상기 탄성 중합체층의 상부에 배치된 배선의 타단부에 범프 전극을 접속하는 공정.
21. 본 발명의 반도체 장치의 제조 방법은, 이하의 공정을 포함하고 있다.
(a) 반도체 웨이퍼의 주요면의 복수의 칩 영역에 형성한 복수의 반도체 소자 및 본딩 패드의 상부에 탄성 중합체층을 형성하는 공정,
(b) 상기 탄성 중합체층을 개공하여 상기 본딩 패드 또는 상기 본딩 패드와 전기적으로 접속된 전극 배선의 상부에 관통 구멍을 형성하는 공정,
(c) 일면에 배선을 형성한 절연 테이프를 상기 탄성 중합체층의 상부에 접합하고, 상기 관통 구멍을 통하여 상기 배선의 일단부와 상기 본딩 패드를 전기적으로 접속하는 공정,
(d) 상기 탄성 중합체층의 상부에 배치된 상기 배선의 타단부에 범프 전극을 접속하는 공정.
22. 본 발명의 반도체 장치의 제조 방법은, 상기 반도체 웨이퍼의 칩 영역을 다이싱하여 반도체 칩으로 분할하는 공정을 포함하고 있다.
23. 본 발명의 반도체 장치의 제조 방법은, 상기 칩 영역을 다이싱하여 반도체 칩으로 분할하는 공정에 앞서서 테스팅을 행함으로써, 상기 복수의 칩 영역을 양품과 불량품으로 선별하는 공정을 포함하고 있다.
24. 본 발명의 반도체 장치의 제조 방법은, 상기 탄성 중합체층의 상부에 배치된 배선의 적어도 일부에서 퓨즈를 형성하고, 상기 테스팅에 의해 불량으로 된 칩 영역의 퓨즈를 절단하는 공정을 포함하고 있다.
25. 본 발명의 반도체 장치의 제조 방법은, 상기 칩 영역의 경계부의 반도체 웨이퍼의 주요면 또는 이면에 슬릿을 형성하고, 상기 슬릿의 내부에 보호층을 형성하는 공정을 포함하고 있다.
26. 본 발명의 반도체 장치의 제조 방법은, 이하의 공정을 포함하고 있다.
(a) 스크라이브 라인에 의해서 구획된 복수의 칩 영역의 각각의 주요면에 복수의 반도체 소자와 복수의 본딩 패드를 형성하는 공정,
(b) 상기 복수의 칩 영역의 주요면 상에 탄성 중합체층을 형성하는 공정,
(c) 상기 복수의 칩 영역의 각각에 있어서, 상기 복수의 본딩 패드에 대응하는 위치의 상기 탄성 중합체층에 관통 구멍을 형성하는 공정,
(d) 상기 복수의 칩 영역의 각각에 있어서, 그 일단부가 상기 탄성 중합체층 상에 형성되고, 또한 그 타단부가 상기 관통 구멍을 통해 대응하는 상기 본딩 패드에 접속되는 도체층을 형성하는 공정,
(e) 상기 복수의 칩 영역의 각각에 있어서, 상기 도체층의 일단부에 접속되는 범프 전극을 형성하는 공정,
(f) 상기 반도체 웨이퍼를 상기 스크라이브 라인에 따라서 절단함으로써, 그 주요면에 상기 탄성 중합체층, 상기 도체층 및 상기범프 전극을 갖는 복수의 반도체 칩을 형성하는 공정.
27. 본 발명의 반도체 장치의 제조 방법은, 상기 탄성 중합체층이 감광성 필름에 의해 구성되며, 상기 관통 구멍이 포토리소그래피 기술과 에칭 기술에 따라서 형성된다.
28. 본 발명의 반도체 장치의 제조 방법은, 상기 도체층을 형성하는 공정 (d)가, 상기 본딩 패드 상에 Au 범프 전극을 형성하는 공정과, 상기 Au 범프 전극 상에 배선층을 형성하는 공정을 포함하고 있다.
29. 본 발명의 반도체 장치의 제조 방법은, 상기 도체층을 형성하는 공정 (d)가, 상기 관통 구멍 내를 포함하는 상기 탄성 중합체층 상의 전면에 금속층을 형성하는 공정과, 상기 금속층을 패터닝하여 배선층을 형성하는 공정을 포함하고 있다.
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로,특히, 범프 전극을 통해 반도체 칩을 기판에 실장하는 칩 사이즈 패키지(Chip Size Package ; CSP)형의 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
도 1은 본 발명의 일 실시예인 반도체 장치의 사시도.
도 2는 이 반도체 장치의 단면도
도 3은 기판에 실장된 이 반도체 장치의 단면도
도 4는 이 반도체 장치의 구성 부재인 절연 테이프의 상면을 나타내는 사시도.
도 5는 동일하게 절연 테이프의 하면을 나타내는 사시도.
도 6은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 나타내는 평면도.
도 7 내지 도 l8은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 나타내는 단면도.
도 19는 본 발명의 일 실시예인 반도체 장치의 제조 공정의 전체 플로우도.
도 20 내지 도 23은 본 발명의 다른 실시예인 반도체 장치의 단면도.
도 24는 본 발명의 다른 실시예인 반도체 장치의 사시도.
도 25는 본 발명의 다른 실시예인 반도체 장치의 단면도.
도 26은 본 발명의 다른 실시예인 반도체 장치의 사시도.
도 27은 본 발명의 다른 실시예인 반도체 장치의 단면도.
도 28은 이 반도체 장치의 구성 부재인 배선의 패턴을 나타내는 평면도.
도 29는 본 발명의 다른 실시예인 반도체 장치의 제조 방법을 나타내는 평면도.
도 30 내지 도 38은 본 발명의 다른 실시예인 반도체 장치의 제조 방법을 나타내는 단면도.
도 39, 도 40은 본 발명의 다른 실시예인 반도체 장치를 나타내는 단면도.
도 41은 본 발명의 다른 실시예인 반도체 장치를 나타내는 평면도.
도 42, 도 43은 본 발명의 다른 실시예인 반도체 장치를 나타내는 단면도.
도 44 내지 도 48은 본 발명의 다른 실시예인 반도체 장치의 제조 방법을 나타내는 단면도.
도 49 내지 도 51은 본 발명의 다른 실시예인 반도체 장치를 나타내는 단면도.
도 52는 본 발명의 다른 실시예인 반도체 장치의 배선을 나타내는 확대 평면도.
도 53, 도 54는 본 발명의 다른 실시예인 반도체 장치의 테스팅 방법을 나타내는 단면도.
도 55는 본 발명의 다른 실시예인 반도체 장치를 나타내는 평면도.
도 56은 본 발명의 다른 실시예인 반도체 장치의 배선을 나타내는 확대 평면도.
도 57, 도 58은 본 발명의 다른 실시예인 반도체 장치의 배선을 나타내는 단면도.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또한, 실시예를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙여, 그 반복된 설명은 생략한다.
(제1 실시예)
도 1은, 본 실시예의 CSP(칩 사이즈 패키지)를 나타내는 사시도, 도 2는 이 CSP의 단면도, 도 3은 프린트 배선 기판에 실장된 이 CSP의 단면도이다.
본 실시예의 CSP는 주로 반도체 칩(1), 반도체 칩(1)의 주요면(소자 형성면)을 덮는 탄성 중합체(2), 탄성 중합체(2)의 상부에 설치된 절연 테이프(3), 절연 테이프(3)의 일면(하면)에 형성된 복수의 배선(4) 및 이들 배선(4)의 일단부에 접속된 땜납 범프(5)에 의해 구성되어 있다.
반도체 칩(1)은, 예를 들면 두께 0.28∼0.55mm 정도의 단결정 실리콘으로 이루어지고, 그 주요면에는 산화 실리콘막이나 질화 실리콘막 등의 절연막으로 구성된 표면 보호막(패시베이션막: 6)이 형성되어 있다. 반도체 칩(1)의 주연부에는, 복수의 본딩 패드(7)가 형성되어 있다 . 이들 본딩 패드(7)는 반도체 칩(1)의 4변에 따라서 일렬로 배치되어 있고, 각 본딩 패드(7)의 표면에는 본딩 패드(7)와 배선(4)을 전기적으로 접속하는 Au 범프(8)가 접합되어 있다.
반도체 칩(1)의 주요면을 덮는 탄성 중합체(2)는, 예를 들면 반도체 칩(1)의 주요면 상에 도포한 저탄성의 감광성 레지스트, 또는 반도체 칩(1)의 주요면 상에 라미네이트한 저탄성의 감광성 필름으로 이루어지고, 그 막 두께는 0.005∼0.15mm 정도, 바람직하게는 0.01∼0.1mm 정도, 더욱 바람직하게는 0.02∼0.1mm 정도이다. 또한, 이 탄성 중합체(2)의 세로×가로의 치수는, 반도체 칩(1)과 동일하다.
탄성 중합체(2)는, 예를 들면 실리콘 고무계, 에폭시계, 폴리이미드계, 우레탄계, 불소계 등으로 이루어지는 고분자 탄성 중합체의 단층 구조, 또는 이들을 2∼3층 정도 라미네이트한 적층 구조로 구성되어 있다. 탄성 중합체(2)는, 반도체 칩(1)과 이것을 실장하는 기판과의 열팽창 계수차에 기인하는 응력의 완화 및 칩 표면의 보호를 목적으로 하여 형성되고, 그 탄성율은 1∼5000MPa 정도, 바람직하게는 1∼1000MPa 정도, 더욱 바람직하게는 1∼500MPa 정도이다.
탄성 중합체(2)의 주연부에는, 복수의 관통 구멍(10)이 형성되어 있다. 이들 관통 구멍(10)의 위치는, 반도체 칩(1)의 주요면에 형성된 본딩 패드(7)의 위치에 대응하고 있다. 즉, 관통 구멍(10)은 대응하는 본딩 패드(7)의 바로 위에 형성되고, 이 관통 구멍(10)의 내부에 Au 범프(8)가 배치되도록 되어 있다.
탄성 중합체(2)의 상부에 배치된 절연 테이프(3)는, 예를 들면 폴리이미드, 유리 에폭시, 폴리에스테르 등의 수지로 이루어지고, 그 두께는 0.05∼0.125mm 정도, 세로×가로의 치수는 반도체 칩(1)과 동일하다. 이 절연 테이프(3)는 접착제등에 의해 탄성 중합체(2)의 상면에 접합되어 있다. 절연 테이프(3)의 일면에 형성된 복수의 배선(4)은 절연 테이프(3)에 접착된 전해 동박(또는 압연 동박) 등을 에칭하여 형성한 것으로, 그 양단부의 표면에는, 예를 들면 Au/Ni의 도금이 실시되어 있다.
도 4는, 절연 테이프(3)의 상면을 나타내는 사시도, 도 5는 하면을 나타내는 사시도이다. 도 4에 도시한 바와 같이, 절연 테이프(3)의 주연부에는, 복수의 개공(9a)이 형성되어 있다. 이들의 개공(9a)의 위치는, 반도체 칩(1)의 본딩 패드(7) 및 탄성 중합체(2)의 관통 구멍(10)의 위치에 대응하고 있다. 또한, 절연 테이프(3)의 중앙부에는 상기 개공(9a)과 동수의 개공(9b)이 형성되어 있다. 이들 개공(9b)은 절연 테이프(3)의 세로 방향 및 가로 방향을 따라서 격자형으로 배치되어 있다. 도 5에 도시한 바와 같이, 절연 테이프(3)의 하면에는 개공(9a, 9b)과 동수의 배선(4)이 형성되어 있다. 각 배선(4)의 일단부는 대응하는 개공(9a)의 내측으로 연장되고, 타단부는 대응하는 개공(9b)의 내측으로 연장되어 있다.
도 1, 도 2에 도시한 바와 같이, 배선(4)의 일단부는, 탄성 중합체(2)에 개공된 관통 구멍(10)을 통하여 Au범프(8)와 전기적으로 접속되어 있다. 관통 구멍(10)의 내부에는, 배선(4)과 Au 범프(8)와의 접속부를 보호하기 위한 밀봉재(11)가 충전되어 있다. 이 밀봉재(11)는, 예를 들면 에폭시 수지로 이루어진다. 또한, 각 배선(4)의 타단부에는, 구형의 땜납 범프(5)가 전기적으로 접속되어 있다. 땜납 범프(5)는, 예를 들면 Pb-Sn 공정 합금, 고융점 땜납, Au 도금된 Ni 합금 등으로 이루어지고, 그 직경은 0.25∼0.7mm 정도이다.
상기 CSP를 프린트 배선 기판에 플립 칩 실장하기 위해서는, 도 3에 도시한 바와 같이, 프린트 배선 기판(40)의 풋 프린트(전극: 41) 상에 땜납 페이스트 혹은 플럭스를 사용하여 땜납 범프(5)를 임시 접합한 후, 가열로 내에서 땜납 범프(5)를 리플로우하면 좋다.
상기한 본 실시예의 CSP는, 반도체 칩(1)과 땜납 범프(5) 사이에 탄성 중합체(2)를 개재시키고 있으므로, 반도체 칩(1)과 프린트 배선 기판(40)과의 열팽창 계수차에 기인하는 응력을 이 탄성 중합체(2)의 탄성 변형에 의해 완화, 흡수할 수가 있다. 이에 따라, 땜납 범프(5)의 온도 사이클 수명이 길어지기 때문에, CSP와 프린트 배선 기판(40)과의 접속 신뢰성을 장기간에 걸쳐 확보할 수가 있다. 이 결과, 본 실시예의 CSP를 실장하는 프린트 배선 기판(40)은, 열팽창 계수가 반도체 칩(1)의 그것에 가깝게 되도록 설계한 고가의 재료가 아니어도 좋고, 반도체 칩(1)보다도 큰 열팽창 계수를 갖는 염가의 재료(예를 들면 유리 에폭시 수지 등)로 구성하는 것이 가능해진다.
또한, 본 실시예의 CSP는, 반도체 칩(1)의 주요면 상에 탄성 중합체(2)를 형성하고, 또한 이 탄성 중합체(2)의 상부에 절연 테이프(3)를 접합하고 있으므로, 탄성 중합체(2) 및 절연 테이프(3)가 반도체 칩(1)의 주요면을 보호하는 보호층으로서 기능한다. 따라서, 반도체 칩(1)의 주요면에 별도 폴리이미드 수지나 에폭시 수지 등의 보호층을 형성하지 않아도 좋고, 이 상태 그대로로 프린트 배선 기판(40)에 실장할 수가 있다.
다음에, 상기한 바와 같이 구성된 CSP의 제조 방법을 도 6 내지 도 18을 이용하여 공정순으로 설명한다. 도 6은 반도체 웨이퍼의 전체 평면도, 도 7 내지 도 18은 도 6의 A-A'선에 따른 단면도이다.
우선, 도 6 및 도 7에 도시한 바와 같은 단결정 실리콘으로 이루어지는 반도체 웨이퍼(50A)를 준비한다. 이 반도체 웨이퍼(50A)의 주요면의 각 칩 영역(1A)에는 미리 산화, 이온 주입, 확산, 절연막 퇴적, 도전막 퇴적, 포토리소그래피 가공등을 조합한 주지의 웨이퍼 프로세스에 의해, 도시하지 않은 LSI를 형성해 놓는다. 또한, 각 칩 영역(1A)의 주연부의 패시베이션막(6)을 개공하여 최상층 배선의 일부를 노출시킴으로써, 본딩 패드(7)를 형성해 놓는다. 최상층 배선은, 예를 들면 Al 합금막으로 이루어진다.
다음에, 도 8에 도시한 바와 같이, 각 칩 영역(1A)의 본딩 패드(7) 상에 Au 범프(8)를 접속한다. Au 범프(8)의 접속은, 예를 들면 Au 와이어의 선단을 볼형으로 가공하는 볼 본딩법을 이용하여 행한다.
다음에, 도 9에 도시한 바와 같이, 반도체 웨이퍼(50A)의 주요면 상에 저탄성의 감광성 레지스트(또는 필름)를 스핀 도포(또는 접착제로 라미네이트)하여 탄성 중합체(2)를 형성한다. 다음에, 도 10에 도시한 바와 같이, 포토마스크(20)를 이용하여 탄성 중합체(2)의 소정 영역을 선택적으로 노광하고, 계속해서 현상을 행함으로써, 도 11에 도시한 바와 같이, 본딩 패드(7)의 바로 위의 탄성 중합체(2)에 관통 구멍(10)을 형성하고, Au 범프(8)를 노출시킨다. 또한, 이 관통 구멍(10)은 탄성 중합체(2)에 미세한 스폿 직경의 레이저 빔을 조사하는 방법을 이용하여 형성하는 것도 가능하다.
다음에, 도 12에 도시한 바와 같이, 탄성 중합체(2)의 상면에 접착제 등을 사용하여 절연 테이프(3)를 접착한다. 이 때, 탄성 중합체(2)의 관통 구멍(10)의 상부에 절연 테이프(3)의 개공(9a)과 배선(4)의 일단부가 정확하게 배치되도록 위치 결정한다. 또한, 탄성 중합체(2)와 절연 테이프(3)와의 밀착을 확실하게 하기위해서, 절연 테이프(3)를 탄성 중합체(2)의 상면으로 압박하여 배선(4)을 탄성 중합체(2)에 매립하고, 배선(4)의 상면과 탄성 중합체(2)의 상면과 거의 동일한 높이로 한다.
다음에, 도 13에 도시한 바와 같이, 500℃ 정도로 가열한 본딩 툴(21)을 절연 테이프(3)의 개공(9a)을 통하여 배선(4)의 일단부에 압착함으로써, 배선(4)과 Au 범프(8)를 전기적으로 접속한 후, 도 14에 도시한 바와 같이, 절연 테이프(3)의 개공(9a)을 통하여 탄성 중합체(2)의 관통 구멍(10)의 내부에 밀봉재(11)를 주입하고, 계속해서 이 밀봉재(11)를 열 경화시킨다.
다음에, 도 15에 도시한 바와 같이, 절연 테이프(3)의 개공(9b)의 내부에 노출되어 있는 배선(4)의 타단부에 땜납 범프(5)를 접속한다. 땜납 범프(5)와 배선의 접속을 행하기 위해서는, 미리 구형으로 성형해 놓은 땜납 범프(5)를 땜납 페이스트나 플럭스 등을 이용하여 배선(4)의 표면에 임시 접합한 후, 가열로 내에서 땜납 범프(5)를 리플로우한다.
다음에, 이 상태에서 칩 영역(1A)의 테스팅(전기 특성 검사 및 번인)을 행한다. 이 테스팅을 행하기 위해서는, 예를 들면 도 16에 도시한 바와 같은 얇은 필름형의 검사 지그(17)를 준비한다. 이 검사 지그(17)는, 반도체 웨이퍼(50A)와 거의 동일 사이즈로 구성되어 있고, 그 일면에는 다수의 프로브(18)가 형성되어 있다. 그리고, 도 17에 도시한 바와 같이, 이 검사 지그(17)의 프로브(18)를 각 칩 영역(1A)의 땜납 범프(5)에 대서 테스팅을 행함으로써, 양품의 칩 영역(1A)과 불량의 칩 영역(1A)을 선별한다.
다음에, 도 18에 도시한 바와 같이, 반도체 웨이퍼(50A)의 이면에 다이싱 테이프(22)를 접착한 후, 각 칩 영역(1A)의 경계부(스크라이브 라인)를 다이싱하여 반도체 칩(1)으로 분할함으로써, 상기 도 1 및 도 2에 도시한 CSP가 완성된다. 도 l9는 상기한 CSP의 제조 공정의 전체 플로우이다.
이와 같이, 본 실시예의 CSP의 제조 방법은, 칩 영역(1A)의 본딩 패드(7) 상에 Au 범프(8)를 접속한 후, 절연 테이프(3)의 배선(4)에 접속된 땜납 범프(5)에 프로브(l8)를 대서 테스팅을 행하기까지의 모든 공정을 웨이퍼 프로세스(소위 전 공정)에서 행하고, 그 후, 반도체 웨이퍼(50A)를 다이싱하여 칩 영역(1A)으로부터 CSP 구조의 반도체 칩(1)을 얻는다. 즉, 이들 반도체 칩(1)은 반도체 웨이퍼(50A)를 다이싱한 시점에서 그 주요면이 탄성 중합체(2) 및 절연 테이프(3)에 의해 피복되어 있고, 또한 양품과 불량품으로 선별되어 있으므로, 그대로 CSP로서 프린트 배선 기판(40)에 실장할 수가 있어, 종래, 반도체 웨이퍼(50A)의 다이싱 후에 행하고 있던 반도체 칩(1)의 패키징 공정(소위 후속 공정)이 거의 불필요해진다.
또한, 상기 도 1, 도 2에 도시한 CSP는, 탄성 중합체(2)의 상면에 접착한 절연 테이프(3)의 하면측에 배선(4)을 배치하였지만, 예를 들면 도 20에 도시한 바와 같이, 절연 테이프(3)의 상면측에 배선(4)을 배치하여도 좋다. 이와 같이 하면, 탄성 중합체(2)와 절연 테이프(3)와의 접촉 면적이 커져 양자의 밀착성이 향상시키기 위해서, 배선(4)을 탄성 중합체(2)에 매립하는 작업이 불필요해진다. 이 경우에는, 땜납 범프(5)가 접속되는 영역(단자부)를 제외한 배선(4)의 표면을 솔더 레지스트(16)로 피복한다.
또한, CSP의 다른 형태로서, 예를 들면 도 21에 도시한 바와 같이, 칩- 기판 사이에 생기는 응력을 완화할 수 있을 정도의 탄성율을 구비한 절연 테이프(3)를 반도체 칩(1)의 주요면 상에 직접 접착하여도 좋다. 이 경우에는, 탄성 중합체(2)가 불필요해지므로, CSP의 부품 갯수의 저감 및 제조 공정의 저감을 도모할 수 있다. 또한, 탄성 중합체(2)를 사용하지 않는 만큼, 반도체 칩(1)의 주요면의 평탄도가 향상되므로, 배선(4)에 접속하는 땜납 범프(5)의 높이의 변동이 저감되어, CSP와 프린트 배선 기판(40)과의 접속 신뢰성이 더욱 향상된다.
또한, 배선(4)을 형성한 절연 테이프(3)를 사용하는 수단을 대신하여, 예를 들면 도 22에 도시한 바와 같이, 탄성 중합체(2)의 표면에 배선(4)을 직접 형성하여도 좋다. 이 배선(4)을 형성하기 위해서는, 예를 들면 상기한 방법으로 반도체 칩(1)의 주요면 상에 탄성 중합체(2)를 형성한 후, 그 표면에 무전해 도금이나 증착의 방법으로 금속막을 퇴적하고, 계속해서 포토리소그래피 기술을 사용하여 이 금속막을 패터닝한다. 이 경우에도 상기한 형태와 마찬가지로, CSP의 부품 갯수의 저감 및 제조 공정의 저감을 도모할 수 있고, 또한 칩 표면의 평탄도도 향상된다.
CSP의 또 다른 형태로서, 예를 들면 도 23에 도시한 바와 같이, 본딩 패드(7) 상에 접속하는 Au 범프(8)를 다단 구조로 하여도 좋다. 이와 같이 하면 , Au 범프(8)의 높이 방향의 직경이 실효적으로 커지게 되므로, Au 범프(8) 자체에도 어느 정도의 응력 흡수 능력을 갖게 할 수 있다.
CSP의 또 다른 형태로서, 예를 들면 도 24(사시도) 및 도 25(단면도)에 도시한 바와 같이, 탄성 중합체(2)[또는 절연 테이프(3) 혹은 그 양방]의 표면에 파상의 요철을 설치하여 배선(4)에 신축성을 갖게 하여도 좋다. 이와 같이 하면, 땜납 범프(5)에 가해지는 응력의 일부가 배선(4)의 신축에 의해 완화, 흡수되므로, CSP와 프린트 배선 기판(40)과의 접속 신뢰성이 더욱 향상된다.
(제2 실시예)
도 26은 본 실시예의 CSP를 나타내는 사시도, 도 27은 이 CSP의 단면도이다.
본 실시예의 CSP는, 반도체 칩(1)의 주요면을 탄성 중합체(2)로 피복하고, 이 탄성 중합체(2)의 상면에 배선(12)을 형성하고 있다. 탄성 중합체(2)는, 상기 제1 실시예에서 이용한 것과 마찬가지의 저탄성 감광성 레지스트(또는 필름)로 이루어지고, 그 상면에 형성된 배선(12)의 일단부는, 탄성 중합체(2)에 형성된 관통 구멍(13)을 통하여 반도체 칩(1)의 본딩 패드(7)와 전기적으로 접속되어 있다. 또한, 배선(12)의 타단부에는, 상기 제1 실시예와 마찬가지의 땜납 범프(5)가 접속되어 있다. 또한, 본딩 패드(7)는 반도체 칩(1)의 주요면의 주연부가 아니라, 땜납 범프(5)와 동일하게 반도체 칩(1)의 주요면의 중앙부에 격자형으로 배치되어 있다.
도 26에 도시한 바와 같이, 탄성 중합체(2)의 상면의 배선(12)은 관통 구멍 (l3)으로부터 단자부[땜납 범프(5)가 접속되는 영역]까지의 경로가 직선이 아니라, 원호형의 패턴으로 되어 있다. 또한, 도 27에 도시한 바와 같이, 배선(12)의 표면은 단자부를 제외하고 솔더 레지스트(16)로 피복되어 있다. 또한, 반도체 칩(1)의 측면은, 에폭시 수지 등으로 이루어지는 밀봉재(14)가 피복되고, 외부로부터 이 측면을 통하여 칩 내부에 수분 등의 이물이 침입되기 어려운 구조로 되어 있다.
탄성 중합체(2)의 상면의 배선(12)을 원호형의 패턴으로 한 본 실시예의 CSP에 따르면, 칩-기판 사이에 생기는 응력이 탄성 중합체(2)의 탄성 변형뿐만 아니라, 배선(12)의 신축에 의해서도 흡수, 완화되기 때문에, CSP-기판 사이의 접속 신뢰성이 보다 한층 향상된다. 또한, 배선(12)에 응력 흡수 능력을 갖게 함으로써, 탄성 중합체(2)를 얇게[즉, 탄성 중합체(2)의 응력 흡수 능력을 작게] 하여도 CSP-기판 사이의 접속 신뢰성이 확보되므로, 박형의 CSP를 실현할 수가 있다.
상기한 본 실시예의 CSP는, 반도체 칩(1)의 본딩 패드(7) 상에 Au 범프(8)를 본딩하지 않으므로, 제조 공정의 도중에서 본딩 패드(7)에 강한 충격이 가해지지 않는다. 따라서, 소자 형성 영역을 포함하는 반도체 칩(1)의 주요면의 임의의 영역에 본딩 패드(7)를 배치할 수가 있다. 또한, 반도체 칩(1)의 주요면 상에 탄성 중합체(2)를 형성할 때에 Au 범프(8)의 높이를 고려하지 않아도 되므로, 탄성 중합체(2)를 얇게 하는 것이 용이해진다.
또, 배선(12)의 패턴은, 도 28(a)에 도시한 바와 같은 원호형 패턴 외에, 예를 들면 상기한 도면의 (b)에 도시한 바와 같은 S자형 패턴, 상기한 도면의 (c)에 도시한 바와 같은 L자형 패턴 등, 임의의 만곡 패턴으로 할 수 있다. 또한, 상기 한 도면 (d)에 도시한 바와 같이, 배선(12)의 만곡부를 복수 라인의 미세한 배선 패턴으로 구성함으로써, 만곡부의 신축성이 더욱 향상됨과 함께 배선 저항이 작아지고, 더구나 1개의 배선이 단선한 경우에서도, 다른 배선으로 도통을 확보하는 것이 가능해진다. 또한 그 때, 인접한 미세 배선끼리를 여기 부분에서 결선하여 메쉬 형상의 패턴으로 한 경우에는, 미세 배선이 일개소에서 단선한 경우에서도, 배선 저항의 증대를 최소한으로 억제할 수 있다.
다음에, 본 실시예의 CSP의 제조 방법을 도 29 내지 도 38을 이용하여 공정순으로 설명한다. 도 29는, 반도체 웨이퍼의 전체 평면도, 도 30 및 도 31은, 이 반도체 웨이퍼의 칩 영역의 약 1개분을 나타내는 단면도이다.
우선, 도 29에 도시한 바와 같은 단결정 실리콘으로 이루어지는 반도체 웨이퍼(50B)를 준비한다. 이 반도체 웨이퍼(50B)의 주요면의 각 칩 영역(1B)에는, 도시하지 않은 LSI가 형성되어 있다. 또한, 각 칩 영역(1B)의 중앙부에는, 예를 들면 Al 합금막으로 이루어지는 복수의 본딩 패드(7)가 격자형으로 형성되어 있다.
다음에, 도 30에 도시한 바와 같이, 반도체 웨이퍼(50B)의 주요면 상에 저탄성의 감광성 레지스트(또는 필름)를 스핀 도포(또는 접착제로 라미네이트)하여 탄성 중합체(2)를 형성한 후, 도 31에 도시한 바와 같이, 반도체 웨이퍼(50B)의 이면측으로부터 칩 영역(1B)의 경계부(스크라이브 라인)를 에칭하여 탄성 중합체(2)에 도달하는 슬릿(15)을 형성하고, 계속해서, 이 슬릿(15)의 내부에 이면측으로부터 밀봉재(14)를 충전함으로써, 상호 인접하는 칩 영역(1B) 끼리를 전기적으로 절연한다. 이 밀봉재(14)는 후의 공정에서 칩 영역(1B)을 다이싱하여 반도체 칩(1)으로 분할한 후에는, 반도체 칩(1)의 측면의 보호층으로 된다.
다음에, 도 32에 도시한 바와 같이, 포토마스크(25)를 이용하여 탄성 중합체(2)의 소정 영역을 선택적으로 노광하고, 계속해서 현상을 행함으로써, 도 33에 도시한 바와 같이, 탄성 중합체(2)에 관통 구멍(l3)을 형성하여 본딩 패드(7)를 노출시킨다. 이 때, 스크라이브 라인 근방의 탄성 중합체(2)도 동시에 제거해 놓음으로써, 최종 공정에서의 다이싱이 용이해진다.
다음에, 도 34에 도시한 바와 같이, 관통 구멍(13)의 내부를 포함하는 탄성 중합체(2)의 표면에 Au 혹은 Cu 등의 도금층(12A)을 증착한 후, 포토레지스트막을 마스크로 한 에칭으로 이 도금층(12A)을 패터닝함으로써, 도 35에 도시한 바와 같이, 일단부가 본딩 패드(7)에 접속되고, 타단부가 관통 구멍(13)을 통하여 탄성 중합체(2)의 상면에 연장하는 배선(12)을 형성한다. 이 때, 탄성 중합체(2)의 상면의 배선(12)을, 상기 도 26 혹은 도 28에 도시한 바와 같은 만곡한 패턴으로 형성한다.
다음에, 도 36에 도시한 바와 같이, 관통 구멍(13)의 내부를 포함하는 탄성 중합체(2)의 표면에 솔더 레지스트(16)을 코팅하고, 땜납 범프(5)가 접속되는 단자부를 제외한 배선(12)의 표면을 솔더 레지스트(16)로 피복한다. 또한, 관통 구멍(13)의 내부에 매립된 솔더 레지스트(16)는, 본딩 패드(7)와 배선(12)의 접속부를 보호하는 밀봉재로서 기능한다.
다음에, 도 37에 도시한 바와 같이, 배선(12)의 단자부에 땜납 범프(5)를 접속한다. 땜납 범프(5)의 접속은, 상기 제1 실시예와 마찬가지로, 미리 구형으로 성형한 땜납 범프(5)를 땜납 페이스트나 플럭스 등을 이용하여 배선(12) 상에 임시 접합한 후, 가열로 내에서 리플로우하면 좋다.
다음에, 이 상태에서 테스팅(전기 특성 검사 및 번인)을 행하여 양품의 칩 영역(1B)과 불량의 칩 영역(lB)을 선별한 후, 도 38에 도시한 바와 같이, 반도체 웨이퍼(50B)의 이면에 다이싱 테이프(22)를 접착하고, 각 칩 영역(lB)의 경계부(스크라이브 라인)를 다이싱하여 복수의 반도체 칩(1)으로 분할함으로써, 본 실시예의 CSP가 완성된다.
또, 상기 도 26 및 도 27에 도시한 CSP는, 본딩 패드(7)의 바로 위에 관통 구멍(13)을 배치하고 있지만, 예를 들면 도 39에 도시한 바와 같이, 본딩 패드(7)로부터 벗어난 영역에 관통 구멍(13)을 배치하고, 표면 보호막(패시베이션막: 6) 상에 형성한 배선(19)을 본딩 패드(7)로부터 관통 구멍(13)까지 거치게 하여도 좋다. 또한, 표면 보호막(6) 상에 배선(19)을 형성하는 수단을 대신하여, 예를 들면 도 40에 도시한 바와 같이, 본딩 패드(7)로부터 벗어난 영역의 탄성 중합체(2)와 표면 보호막(6)과 관통 구멍(13)을 형성하고, 본딩 패드(7)와 동층의 도전막(예를 들면 Al 합금막)에서 형성한 배선(23)을 이 관통 구멍(13)까지 거치게 하여도 좋다. 또, 이들 형태에서는, 상기 제1 실시예에서 사용한 바와 같은, 본딩 패드(7)를 주연부에 배치한 반도체 칩(1)을 사용하는 것도 가능하다.
또한, CSP의 다른 형태로서, 예를 들면 도 41(평면도) 및 도 42(단면도)에 도시한 바와 같이, 땜납 범프(5)를 접속하는 단자부의 근방의 탄성 중합체(2)에 슬릿(27)을 설치하여도 좋다. 이와 같이 하면, 슬릿(27)이 신축함으로써 단자부 근방의 탄성 중합체(2)가 탄성 변형되기 용이해지므로, 땜납 범프(5)에 가해지는 응력을 더욱 저감할 수가 있다. 이 때, 도시한 바와 같이, 각 단자부를 끼우도록 하여 한쌍의 슬릿(27)을 형성하고, 그 한쪽을 칩 중심측에, 다른쪽을 그 반대측에 배치한다. 또한, 각 슬릿(27)의 길이 방향을, 단자부와 반도체 칩(1)의 중심부를 연결하는 방향과 직교하는 방향으로 배향된다. 이와 같이 하면, 단자부와 칩 중심부를 연결하는 방향에 따른 반도체 칩(1)의 팽창, 수축에 기인하는 응력 성분을 유효하게 완화할 수가 있다.
또한, 예를 들면 도 43에 도시한 바와 같은, 탄성 중합체(2)의 상면에 절연 테이프(30)를 라미네이트하는 CSP의 경우에는, 절연 테이프(30)에 형성한 배선(33)을 상기 도 28에 도시한 바와 같은 만곡 패턴으로 구성하여도 좋다.
도 43에 도시한 CSP는, 예를 들면 다음과 같은 방법으로 제조한다. 우선, 도 44에 도시한 바와 같이, 반도체 웨이퍼(50B)의 본딩 패드(7) 상에 Au 범프(8)를 접속한 후, 반도체 웨이퍼(50B)의 주요면 상에 탄성 중합체(2)를 스핀 도포(또는 접착제로 라미네이트)한다. 또한 이것과는 달리, 도 45에 도시한 바와 같은 절연 테이프(30)를 준비한다. 이 절연 테이프(30)의 일면(상면)에 형성된 배선(33)의 일단부는, 절연 테이프(30)에 개공한 관통 구멍(31)에 접속되어 있다. 또한, 이 관통 구멍(31)의 내부에는, 그 일부가 절연 테이프(30)의 하면측에 돌출한 도금층(32)이 형성되어 있다. 배선(33)의 표면은, 후의 공정에서 땜납 범프(5)가 접속되는 영역(단자부)을 제외하고, 솔더 레지스트(16)로 피복되어 있다.
다음에, 도 46에 도시한 바와 같이, 상기 절연 테이프(30)를 접착제 등을 사용하여 탄성 중합체(2)의 상면에 라미네이트하고, 본딩 패드(7) 상의 Au 범프(8)와 관통 구멍(31) 내의 도금층(32)을 전기적으로 접속한 후, 도 47에 도시한 바와 같이, 절연 테이프(30)의 상면에 형성된 배선(33)의 일단부(단자부)에 땜납 범프(5)를 접속한다.
다음에, 이 상태에서 테스팅(전기 특성 검사 및 번인)을 행한 후, 도 48에 도시한 바와 같이, 반도체 웨이퍼(50B)의 이면에 다이싱 테이프(22)를 접착하고, 계속해서 각 칩 영역(1B)의 경계부(스크라이브 라인)를 다이싱하여 복수의 반도체 칩(1)로 분할함으로써, 도 43에 도시한 CSP가 얻어진다.
또한, CSP의 다른 형태로서, 예를 들면 도 49(a)에 도시한 바와 같이, 칩 영역(1B)의 경계부의 탄성 중합체(2)에 슬릿(34)을 형성하고, 그 내부에 탄성 중합체(2)보다도 경질의 수지 등으로 이루어지는 밀봉재(35)를 충전하여도 좋다. 상기한 도면 (b)에 도시한 바와 같이, 이 밀봉재(35)는, 칩 영역(1B)의 경계부를 다이싱한 후에는 반도체 칩(1)의 측면의 보호층으로서 기능하지만, 탄성 중합체(2)보다도 경질이기 때문에, 다이싱 시에 탄성 중합체(2)가 과도하게 변형되는 것을 방지하는 기능도 있다.
CSP의 또 다른 형태로서, 예를 들면 도 50(a)에 도시한 바와 같이, 상기 슬릿(34)을 그 바닥부가 반도체 웨이퍼(50B)의 내부에 도달하도록 깊게 형성하여도 좋다. 이와 같이 하면, 밀봉재(35)에 의한 반도체 칩(1)의 측면 보호 기능을 더욱 강화할 수가 있다. 그 때, 예를 들면 반도체 웨이퍼(50B)를 이방성 에칭하여 슬릿(34)의 바닥부의 직경을 웨이퍼 표면 근방보다도 크게 함으로써, 밀봉재(35)가 반도체 칩(1)의 측면으로부터 박리하기 어렵게 된다(도 50(b)).
CSP의 또 다른 형태로서, 예를 들면 도 51(a)에 도시한 바와 같이, 칩 영역(1B)의 경계부의 반도체 웨이퍼(50B)에 슬릿(34)을 형성하고, 그 후, 상기한 도면 (b)에 도시한 바와 같이, 이 슬릿(34)의 내부를 포함하는 반도체 웨이퍼(50B)의 주요면 상에 탄성 중합체(2)를 도포하여도 좋다. 이와 같이 하면, 상기한 도면 (c)에 도시한 바와 같이, 탄성 중합체(2)를 반도체 칩(1)의 측면의 보호층으로서 이용할 수가 있으므로, 슬릿(34)의 내부에 수지 등의 밀봉재를 충전하는 공정이 불필요해진다.
CSP의 또 다른 형태로서, 예를 들면 도 52에 도시한 바와 같이, 탄성 중합체의 상면이나 절연 테이프의 일면에 형성한 배선(12)의 적어도 일부를 퓨즈(36)로서 이용하여도 좋다. 이와 같이 하면, 전기 특성 검사로 단락 불량 등이 발견된 칩 영역에 형성된 퓨즈(36)를 번인에 앞서서, 또는 번인 중에 절단함으로써, 불량의 칩 영역을 배제할 수가 있다.
또한, 배선(12)을 퓨즈(36)로서 이용하는 상기한 수단을 대신하여, 예를 들면 도 53에 도시한 바와 같이, 전기 특성 검사로 단락 불량 등이 발견된 칩 영역(1B)의 땜납 범프(5)를 제거하거나, 도 54에 도시한 바와 같이, 불량이 발견된 칩 영역(1B)의 범프 전극(5)의 표면을 수지 등의 절연층(37)으로 피복되거나, 테스터나 번인 장치의 도통 핀이 땜납 범프(5)에 접촉하지 않도록 함으로써도, 불량의 칩 영역(1B)을 배제할 수가 있다.
도 55는, 탄성 중합체(2)의 상부에 형성된 배선(12)을, 이 배선(12)에 접속되는 땜납 범프(5)와 반도체 칩(1)의 중심을 연결하는 방향에 대해 직교하도록 배향하고, 또한 반도체 칩(1)의 주연부에 배치되는 배선(12)을 반도체 칩(1)의 중앙부에 배치되는 배선(12)보다도 길게 형성한 형태이다. 이와 같이 하면, 땜납 범프(5)와 배선(12)과의 상대적인 위치 어긋남에 기인하여 땜납 범프(5)에 가해지는 응력이 균일해져서, 땜납 범프(5)의 접속 수명이 칩 전체에서 균질화되기 때문에, 땜납 범프(5)의 접속 신뢰성이 향상된다.
이 경우, 배선(12)은 반드시 직선형의 패턴이 아니어도 좋고, 예를 들면 도 56에 도시한 바와 같이, 칩 중심 방향에 대해 직교하는 방향의 배선 성분의 누적 길이가 칩 중심으로부터의 거리에 비례하여 길게 되어 있으면 좋다.
이상, 본 발명자에 의해 이루어지는 발명을 발명의 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.
예를 들면 도 57에 도시한 바와 같이, 반도체 칩(1)의 주요면에 접합한 탄성 중합체(2)에 형성하는 배선(12)을 다층 구조로 하여도 좋다. 또한 그 때, 전원용의 배선(12)과 신호용의 배선(12)을 탄성 중합체(2)의 다른 층에 배치함으로써 노이즈의 저감을 도모하도록 하여도 좋다. 또한, 탄성 중합체(2)의 상면에 절연 테이프(3)를 접합하는 경우에는, 도 58에 도시한 바와 같이, 양면에 배선(33)을 형성한 절연 테이프(3)를 이용하여도 좋다.
본 발명에 따르면, 반도체 칩과 기판과의 열팽창 계수차에 기인하여 범프 전극에 가해지는 응력을 탄성 중합체의 탄성 변형 혹은 배선의 신축에 의해 완화, 흡수하도록 한 CSP를 염가로 제조할 수가 있으므로, 소형이고 경량인 전자 기기, 예를 들면 휴대 전화, PDA, HPC 등의 휴대 정보 단말기에 이용하기에 적합한 CSP를 제공할 수가 있다.

Claims (29)

  1. 반도체 장치에 있어서,
    탄성 중합체층은 반도체 웨이퍼의 주요면의 복수의 칩 영역에 형성된 복수의 반도체 소자 및 본딩 패드의 상부에 형성되고,
    범프 전극은 그 일단부가 상기 탄성 중합체층에 개공된 관통 구멍을 통하여 상기 본딩 패드와 전기적으로 접속되고, 그 타단부가 상기 탄성 중합체층의 상부에 배치된 배선과 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    반도체 웨이퍼의 칩 영역을 분할하여 얻어진 반도체 칩으로 이루어지는 칩 사이즈 패키지형인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 반도체 칩의 측면에 보호층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 배선은 상기 탄성 중합체층의 상부에 접합된 절연 테이프의 일면에 형성되고, 상기 배선과 상기 본딩 패드는 상기 본딩 패드 상에 접합된 Au 범프를 통해 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 본딩 패드 상에는 복수단의 Au 범프가 접합되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 Au 범프는 상기 탄성 중합체층의 관통 구멍으로 충전된 수지에 의해 밀봉되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 탄성 중합체층은 상기 반도체 웨이퍼의 주요면 상에 도포된 감광성 레지스트, 또는 상기 반도체 웨이퍼의 주요면 상에 접착된 감광성 필름으로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 탄성 중합체층의 탄성율은 1∼5000MPa인 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 탄성 중합체층의 탄성율은 1∼1000MPa인 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 탄성 중합체층의 탄성율은 1∼500MPa 정도인 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 탄성 중합체층의 막 두께는 0.005∼0.15mm 인 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 탄성 중합체층의 막 두께는 0.01∼O.1mm인 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 탄성 중합체층의 막 두께는 0.02∼O.1mm인 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서,
    상기 범프 전극의 간격은 상기 본딩 패드의 간격보다도 넓은 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서,
    상기 탄성 중합체층의 표면에 요철이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제1항에 있어서,
    상기 범프 전극의 근방의 상기 탄성 중합체층에 슬릿이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제1항에 있어서,
    상기 탄성 중합체층의 상부에 배치된 배선은 적어도 그 일부가 만곡한 패턴으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제1항에 있어서,
    상기 탄성 중합체층의 상부에 배치된 배선은 적어도 그 일부가 복수 라인의 배선으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제1항에 있어서,
    상기 탄성 중합체층의 상부에 배치된 배선은 상기 배선에 접속되는 범프 전극과 상기 칩 영역의 중심을 연결하는 방향에 대해 직교하도록 배향되고, 상기 칩 영역의 주연부에 배치된 배선은 상기 칩 영역의 중앙부에 배치된 배선보다도 긴 것을 특징으로 하는 반도체 장치.
  20. 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼의 주요면의 복수의 칩 영역에 형성한 복수의 반도체 소자 및 본딩 패드의 상부에 탄성 중합체층을 형성하는 공정,
    (b) 상기 탄성 중합체층을 개공하여 상기 본딩 패드 또는 상기 본딩 패드와 전기적으로 접속된 전극 배선의 상부에 관통 구멍을 형성하는 공정,
    (c) 일단부가 상기 관통 구멍을 통하여 상기 본딩 패드와 전기적으로 접속되고, 타단부가 상기 탄성 중합체층의 상부에 배치되는 배선을 형성하는 공정, 및
    (d) 상기 탄성 중합체층의 상부에 배치된 배선의 타단부에 범프 전극을 접속하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 웨이퍼의 주요면의 복수의 칩 영역에 형성한 복수의 반도체 소자 및 본딩 패드의 상부에 탄성 중합체층을 형성하는 공정,
    (b) 상기 탄성 중합체층을 개공하여 상기 본딩 패드 또는 상기 본딩 패드와 전기적으로 접속된 전극 배선의 상부에 관통 구멍을 형성하는 공정,
    (c) 일면에 배선을 형성한 절연 테이프를 상기 탄성 중합체층의 상부에 접합하고, 상기 관통 구멍을 통하여 상기 배선의 일단부와 상기 본딩 패드를 전기적으로 접속하는 공정, 및
    (d) 상기 탄성 중합체층의 상부에 배치된 상기 배선의 타단부에 범프 전극을 접속하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제20항 또는 제21항에 있어서,
    반도체 웨이퍼의 칩 영역을 다이싱하여 반도체 칩으로 분할하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 칩 영역을 다이싱하여 반도체 칩으로 분할하는 공정에 앞서서 테스팅을 행함으로써, 상기 복수의 칩 영역을 양품과 불량품으로 선별하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제22항에 있어서,
    상기 탄성 중합체층의 상부에 배치된 배선의 적어도 일부에서 퓨즈를 형성하고, 상기 테스팅에 의해 불량으로 된 칩 영역의 퓨즈를 절단하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제20항 또는 제21항에 있어서,
    상기 칩 영역의 경계부의 반도체 웨이퍼의 주요면 또는 이면에 슬릿을 형성하고, 상기 슬릿의 내부에 보호층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 반도체 장치의 제조 방법에 있어서,
    (a) 스크라이브 라인에 의해 구획된 복수의 칩 영역의 각각의 주요면에 복수의 반도체 소자와 복수의 본딩 패드를 형성하는 공정,
    (b) 상기 복수의 칩 영역의 주요면 상에 탄성 중합체층을 형성하는 공정,
    (c) 상기 복수의 칩 영역의 각각에 있어서, 상기 복수의 본딩 패드에 대응하는 위치의 상기 탄성 중합체층에 관통 구멍을 형성하는 공정,
    (d) 상기 복수의 칩 영역의 각각에 있어서, 그 일단부가 상기 탄성 중합체층 상에 형성되고, 그 타단부가 상기 관통 구멍을 통해 대응하는 상기 본딩 패드에 접속되는 도체층을 형성하는 공정,
    (e) 상기 복수의 칩 영역의 각각에 있어서, 상기 도체층의 일단부에 접속되는 범프 전극을 형성하는 공정, 및
    (f) 상기 반도체 웨이퍼를 상기 스크라이브 라인에 따라서 절단함으로써, 그 주요면에 상기 탄성 중합체층, 상기 도체층 및 상기 범프 전극을 갖는 복수의 반도체 칩을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 탄성 중합체층은 감광성 필름에 의해 구성되며, 상기 관통 구멍은 포토리소그래피 기술과 에칭 기술에 의해서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제26항에 있어서,
    상기 도체층을 형성하는 상기 공정 (d)는 상기 본딩 패드 상에 Au 범프 전극을 형성하는 공정과, 상기 Au 범프 전극 상에 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제26항에 있어서,
    상기 도체층을 형성하는 공정 (d)는, 상기 관통 구멍 내를 포함하는 상기 탄성 중합체층 상의 전면에 금속층을 형성하는 공정과, 상기 금속층을 패터닝하여 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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