KR100907351B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

퓨즈의 절단에 의해 결함 구제를 행하는 웨이퍼 레벨 CSP에 있어서, 재배선의 레이아웃의 자유도를 향상시킨다. 퓨즈에 레이저 빔을 조사하여 결함 구제를 행한 후, 퓨즈 개공부(11)의 내부에 유기 패시베이션막(감광성 폴리이미드 수지막: 5)을 충전하고, 그 후, 유기 패시베이션막(5)의 상부에 재배선(2), 범프 랜드(2A), 최상층 보호막(12), 땜납 범프(14)를 형성한다. 결함 구제를 행한 이후의 공정에서는 메모리 셀의 리프레시 시간의 변동을 방지하기 위해서, 탄성 중합체층(10), 최상층 보호막(12)을 경화시키기 위한 베이킹 처리는 260℃ 이하의 온도에서 행한다.
Figure R1020020021957
메모리 셀, 퓨즈, 배선, 패시베이션막, 접속 단자

Description

반도체 집적 회로 장치 및 그 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 일 실시예인 반도체 집적 회로 장치의 외관을 나타내는 사시도.
도 2는 본 발명의 일 실시예인 반도체 집적 회로 장치의 재배선 및 본딩 패드의 레이아웃을 나타내는 사시도.
도 3은 도 1의 주요부 확대 평면도.
도 4는 도 1의 주요부 단면도.
도 5는 본 발명의 일 실시예인 반도체 집적 회로 장치의 주요부 단면도.
도 6은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 공정을 나타내는 흐름도.
도 7은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 웨이퍼의 평면도.
도 8은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 평면도.
도 9는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 10은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 11은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 12는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 13은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 평면도.
도 14는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 15는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 16은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 17은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 18은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 19는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 평면도.
도 20은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 21은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 22는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 평면도.
도 23은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 24는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 평면도.
도 25는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 26은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 평면도.
도 27은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 평면도.
도 28은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 29는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 30은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 사시도.
도 31은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 32는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 사시도.
도 33은 본 발명의 일 실시예인 반도체 집적 회로 장치를 이용한 BGA의 단면도.
도 34는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정을 나타내는 흐름도.
도 35는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 36은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 37은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 38은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 39는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 40은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 41은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 42는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 43은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 44는 본 발명의 다른 실시예인 반도체 집적 회로 장치를 이용한 BGA의 단면도.
도 45는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 평면도.
도 46은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 평면도.
도 47은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 48은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 공정을 나타내는 흐름도.
도 49는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 50은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 51은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 52는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 53은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 54는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 55는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
도 56은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 나타내는 주요부 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 웨이퍼
1A : 칩 영역
1B : 반도체 칩
2 : 재배선
2A : 범프 랜드
3 : 표면 보호막(무기 패시베이션막)
4, 4A∼4C : 최상층 배선
5 : 감광성 폴리이미드 수지막(유기 패시베이션막)
6A, 6B : 감광성 폴리이미드 수지막의 개공
7 : 도금 시드층
8 : 포토레지스트막
9 : 메탈막
10 : 탄성 중합체층
11 : 퓨즈 개공부
11B : 개공
12 : 최상층 보호막
13 : Au 도금층
14 : 땜납 범프
14A : 땜납 페이스트
15 : 패키지 기판
16 : 전극 패드
17 : 땜납 범프
18 : 언더필 수지
19 : 보호 플레이트
23 : 접착제
30 : 개공
31 : 땜납 인쇄 마스크
32 : 스키지
40 : 다이싱 블레이드
62 : 소자 분리홈
63 : p형 웰
64 : 게이트 절연막
65 : 게이트 전극
66 : n형 반도체 영역(소스, 드레인)
67, 68 : 컨택트홀
69 : 플러그
70 : 산화 실리콘막
71 : 홈
72 : 하부 전극
73 : 고유전체막
74 : 상부 전극
75, 76 : 산화 실리콘막
77 : 관통홀
78 : 플러그
79 : 산화 실리콘막
80∼82 : 제1 Al 배선
83 : 관통홀
84 : 플러그
85 : 산화 실리콘막
86∼89 : 포토레지스트막
BL : 비트선
BP : 본딩 패드
C : 정보 축적용 용량 소자
F : 퓨즈
MARY : 메모리 어레이
PC : 주변 회로부
Qt : 메모리 셀 선택용 MISFET
WL : 워드선
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 웨이퍼 프로세스를 응용하여 형성한 CSP(chip size package), 즉 웨이퍼 상태에서 패키징 공정을 완료하는 방식인, 소위 웨이퍼 레벨 CSP(WL-CSP) 또는 웨이퍼 프로세스 패키지(Wafer Process Package)에 적용하기에 유효한 기술에 관한 것이다.
패키지 프로세스(후 공정)를 웨이퍼 프로세스(전 공정)와 일체화시켜서 웨이퍼 상태에서 패키징 공정을 완료하는 방식, 소위 웨이퍼 레벨(Wafer Level) CSP라고 불리는 기술은, 웨이퍼 프로세스를 응용하여 패키지 프로세스까지 처리하기 때문에, 웨이퍼로부터 절단한 칩마다 패키지 프로세스(후 공정)를 처리하는 종래 방법에 비하여 공정 수를 대폭 저감시킬 수 있는 이점이 있다. 웨이퍼 레벨 CSP는 웨이퍼 프로세스 패키지(Wafer Process Package; WPP)라고도 불린다.
또한, 상기 웨이퍼 레벨 CSP는 본딩 패드의 피치를 땜납 범프의 피치로 변환하는 인터포저(interposer)라고 불리는 CSP 내부의 배선층을 웨이퍼 상에 형성한 재배선층으로 대용할 수 있기 때문에, 상기한 공정 수의 저감과 함께, CSP의 제조 비용을 저감시킬 수 있을 것으로 기대되고 있다.
웨이퍼 레벨 CSP에 대해서는, 예를 들면 주식회사 기술 조사회 발행(2000년 5월 28일 발행)의 「일렉트로닉스 실장 기술: 2000 임시 증간호」 p.81∼p.113, 특허 국제 공개 WO99/23696호 공보, 특개2000-91339호 공보, 특개2000-138245호 공보, 특개2000-216253호 공보 등에 기재되어 있다.
웨이퍼로부터 절단한 칩마다 패키지 프로세스(후 공정)를 행하는 종래 방법에 있어서, DRAM(Dynamic Random Access Memory) 등의 메모리 LSI는 웨이퍼 제조 공정에서 생긴 결함을 구제하기 위한 리던던시 기능을 구비함으로써, 제조 수율의 향상을 도모하고 있다.
이는 회로의 일부에 사전에 스페어인 행이나 열(리던던시 회로)을 준비해 두 고, 메모리 어레이 내의 결함 셀(불량 비트)에 어드레스 신호가 들어갔을 때 스페어인 행이나 열을 선택함으로써, 회로의 일부에 불량 개소가 발생해도 칩 전체적으로는 불량해지지 않도록 하는 불량 구제 기능이다.
불량 개소에서 스페어 개소로의 전환은 어드레스 전환 회로에 접속된 퓨즈를 절단함으로써 행해진다. 퓨즈의 절단에는 전류 용단(溶斷) 방식이나 레이저 용단 방식 등이 채용되고 있는데, 치환 프로그램의 자유도가 높고, 면적 효율적인 측면에서도 유리한 레이저 용단 방식이 주로 채용되고 있다.
결함 구제용 퓨즈는 메탈이나 다결정 실리콘 등의 전극 배선 재료로 구성되고, 웨이퍼의 주면에 반도체 소자 또는 배선을 형성하는 공정(웨이퍼 프로세스)에서 동시에 형성된다. 그리고, 웨이퍼 프로세스의 최종 공정에서 행해지는 프로브 검사에 의해 결함 셀이 발견된 경우에는, 상기 퓨즈를 레이저 등으로 절단함으로써, 결함 셀에 대응하는 어드레스를 리던던시 셀에 할당한다.
통상, 웨이퍼의 표면은 최상층의 메탈 배선의 상부에 패시베이션막이라 불리는 표면 보호막이 형성되고, 또한 그 상부에 폴리이미드 등의 수지층이 형성된다. 패시베이션막은 웨이퍼의 표면으로부터 수분 등이 회로에 침입하는 것을 방지하기 위한 보호막으로서, 예를 들면 플라즈마 CVD법으로 퇴적한 산화 실리콘막이나 질화 실리콘막 등의 치밀한 무기 절연막으로 구성된다. 또한, 수지층은 α선에 의한 소프트 에러의 방지, 칩을 밀봉하는 수지(몰드 수지) 내의 실리콘 필러에 의한 칩 표면의 손상 방지, 패시베이션막과 몰드 수지의 계면의 응력 완화 등을 목적으로 형성된다.
상기한 패시베이션막 및 수지층은 마이크로미터(㎛) 단위의 두꺼운 막 두께로 형성되기 때문에, 퓨즈를 절단하여 결함 구제를 행하기 위해서는 퓨즈의 상부의 패시베이션막 및 수지층을 프로브 검사에 앞서 제거해야 한다. 또한, 퓨즈를 비교적 하층의 도전층으로 형성한 경우에는 패시베이션막보다 아래층의 층간 절연막도 에칭하여 그 막 두께를 얇게 해야 한다.
퓨즈의 상부의 절연막의 제거는, 일례로서 다음과 같은 프로세스로 행해진다. 우선, 웨이퍼의 주면에 반도체 소자를 형성하고, 계속해서 그 상부에 복수층의 메탈 배선을 형성한다. 그리고, 이 반도체 소자의 형성부터 최상층의 메탈 배선의 형성까지의 일련의 공정 중 어느 하나의 공정에서 퓨즈를 형성한다.
다음으로, 퓨즈의 상부의 절연막의 막 두께를 1㎛ 정도로 조절하기 위해서, 포토레지스트막을 마스크로 한 드라이 에칭으로 퓨즈의 상부의 절연막에 개공부를 형성한 후, 그 개공부의 바닥부를 포함하는 최상층의 메탈 배선의 상부에 패시베이션막을 형성하고, 계속해서 패시베이션막의 상부에 폴리이미드 수지층을 형성한다. 패시베이션막은 질화 실리콘막이나 산화 실리콘막을 400℃∼500℃의 플라즈마 CVD법으로 퇴적함으로써 형성한다. 폴리이미드 수지층은 스핀 도포법으로 형성하고, 그 후, 350℃ 정도의 베이킹 처리를 행하여 막을 경화시킨다.
다음으로, 폴리이미드 수지층의 상부에 포토레지스트막을 형성하고, 이 포토레지스트막을 마스크로 한 웨트 에칭으로 퓨즈의 상부의 수지층을 제거함으로써 패시베이션막을 노출시킨다. 또한, 이 때 동시에, 칩의 외부 접속 단자가 되는 본딩 패드를 형성하는 영역의 폴리이미드 수지층을 제거함으로써 패시베이션막을 노출시 킨다.
다음으로, 상기 포토레지스트막을 제거한 후, 폴리이미드 수지층을 마스크로 한 드라이 에칭으로 퓨즈의 상부(절연막에 개공부가 형성된 영역)의 패시베이션막을 제거한다. 또한, 이 때 동시에, 본딩 패드를 형성하는 영역의 패시베이션막을 제거함으로써 본딩 패드를 형성한다.
그리고, 웨이퍼 프로세스의 최종 공정에서 행해지는 프로브 검사에 의해 결함 셀이 발견된 경우에는, 퓨즈의 상부의 절연막에 형성된 상기 개공부를 통하여 소정의 퓨즈에 레이저를 조사하여, 이 퓨즈를 절단함으로써 결함 구제를 행한다.
그런데, 상기한 바와 같은 결함 구제 프로세스를 종래의 웨이퍼 레벨 CSP의 제조 공정에 적용한 경우, 다음과 같은 문제가 있는 것이 본 발명자에 의해 밝혀졌다.
즉, 웨이퍼 레벨 CSP의 경우에는 프로브 검사 및 결함 구제를 행한 후, 웨이퍼의 표면을 덮는 폴리이미드 수지층의 상부에 재배선을 형성하고, 재배선의 일단에 외부 접속 단자인 범프 전극을 접속하게 되므로, 폴리이미드 수지층의 상부에 재배선용 메탈막을 형성하는 공정에서 퓨즈의 상부의 개공부 내에 메탈막이 들어간다. 따라서, 레이저로 절단된 퓨즈가 메탈막을 통하여 단락되는 것을 방지하기 위해서, 개공부 내의 메탈막을 에칭액으로 제거하는 공정이 필요하게 되지만, 개공부 내에 이 에칭액이 잔류하면 퓨즈의 부식을 야기한다.
또한, 결함 구제 프로세스를 수반한 웨이퍼 레벨 CSP의 제조 공정에서는 퓨즈의 상부의 폴리이미드 수지층에 레이저 조사용 개공이 잔류한다. 그 때문에, 폴 리이미드 수지층의 상부에 재배선을 형성할 때, 그 개공부를 피하여 재배선을 배치해야 하므로, 재배선의 레이아웃의 자유도가 저하하는 문제도 있다.
또한, 종래의 웨이퍼 레벨 CSP의 제조 공정에서는 프로브 검사 및 결함 구제를 행한 후, 폴리이미드 수지층의 상부에 재배선을 형성하고, 또한 재배선의 상부에 폴리이미드 수지막 등으로 이루어지는 최상층 보호막을 형성한다고 하는 공정이 더해진다. 그 때문에, 이들 공정에서 고온의 열처리가 행해지면, 메모리 셀의 특성이 변동하고, 메모리 셀마다 리프레시 시간이 변동되는 등의 문제점이 생기는 결과, 프로브 검사에서 양품이 된 칩이 불량이 될 우려가 있다.
본 발명의 목적은 퓨즈의 절단에 의해 결함 구제를 행하는 웨이퍼 레벨 CSP에서, 재배선의 레이아웃의 자유도를 향상시키는 기술을 제공하는 데 있다.
본 발명의 다른 목적은 퓨즈의 절단에 의해 결함 구제를 행하는 웨이퍼 레벨 CSP에서, 퓨즈의 부식을 유효하게 방지하는 기술을 제공하는 데 있다.
본 발명의 다른 목적은 퓨즈의 절단에 의해 결함 구제를 행하는 웨이퍼 레벨 CSP의 신뢰성을 향상시키는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면에서 분명히 될 것이다.
본원에 있어서 개시될 수 있는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본 발명의 웨이퍼 레벨 CSP는 반도체 칩의 주면에 형성된 복수의 메모리 셀 과, 상기 반도체 칩의 주면에 형성된 복수의 퓨즈와, 상기 복수의 메모리 셀보다 상층에 형성된 1층 이상의 복수의 제1 배선과, 상기 복수의 제1 배선 중 최상층의 배선과 동층의 배선으로 구성된 복수의 내부 접속 단자와, 상기 복수의 제1 배선 및 상기 복수의 퓨즈를 덮도록 형성되고, 상기 복수의 내부 접속 단자를 선택적으로 노출되는 패시베이션막과, 상기 패시베이션막 상에 형성되고, 일단이 상기 내부 접속 단자에 전기적으로 접속된 복수의 제2 배선과, 상기 복수의 제2 배선을 덮도록 형성되고, 상기 복수의 제2 배선의 타단부를 선택적으로 노출되는 최상층 보호막과, 상기 복수의 제2 배선의 타단부 상에 형성된 복수의 외부 접속 단자를 포함하며, 상기 복수의 제2 배선 중 적어도 일부는 상기 복수의 퓨즈 중 적어도 일부 위에 배치되어 있는 것이다.
본 발명의 웨이퍼 레벨 CSP의 제조 방법은,
(a) 반도체 웨이퍼의 주면의 복수의 칩 영역에, 복수의 메모리 셀을 형성하고, 상기 복수의 메모리 셀의 상층에, 1층 이상의 복수의 제1 배선을 형성하고, 상기 복수의 메모리 셀을 형성하는 공정 또는 상기 복수의 제1 배선을 형성하는 공정 중 어느 하나의 공정에서, 상기 복수의 칩 영역에 복수의 퓨즈를 형성하는 공정,
(b) 상기 복수의 제1 배선 및 상기 복수의 퓨즈의 상부에 패시베이션막을 형성한 후, 상기 패시베이션막의 각각의 일부를 제거하고, 상기 복수의 제1 배선 중 최상층의 배선과 동층의 배선을 노출시킴으로써, 복수의 내부 접속 단자를 형성하는 공정,
(c) 상기 패시베이션막의 다른 일부를 제거함으로써, 상기 복수의 퓨즈의 각 각의 상부에 퓨즈 개공부를 형성하는 공정,
(d) 상기 (b) 공정 후, 결함 셀의 유무를 검출하기 위한 프로브 검사를 행하고, 상기 프로브 검사에 의해 결함 셀이 발견된 경우에는, 상기 복수의 퓨즈 개공부 중의 소정의 퓨즈 개공부를 통하여 그 하부의 상기 퓨즈에 레이저를 조사하여 용단하는 공정,
(e) 상기 (d) 공정 후, 상기 복수의 퓨즈 개공부의 내부를 포함하는 상기 패시베이션막 상에 탄성 중합체층을 형성하는 공정,
(f) 상기 탄성 중합체층을 열처리함으로써, 상기 탄성 중합체층을 경화시키는 공정,
(g) 상기 탄성 중합체층의 상부에, 일단이 상기 내부 접속 단자에 전기적으로 접속된 복수의 제2 배선을 형성한 후, 상기 복수의 제2 배선의 상부에 최상층 보호막을 형성하고, 상기 최상층 보호막의 일부를 제거함으로써, 상기 복수의 제2 배선의 타단부를 선택적으로 노출시키는 공정,
(h) 상기 최상층 보호막을 열처리함으로써, 상기 최상층 보호막을 경화시키는 공정,
(i) 상기 복수의 제2 배선의 타단부에 복수의 외부 접속 단자를 형성한 후, 상기 반도체 웨이퍼를 상기 칩 영역 단위로 절단함으로써, 복수의 반도체 칩을 얻는 공정
을 포함하고, 상기 (f) 공정의 열처리 온도 및 상기 (h) 공정의 열처리 온도를 상기 복수의 메모리 셀의 소정의 특성이 변동하지 않는 온도로 하는 것이다.
본 발명의 웨이퍼 레벨 CSP의 제조 방법은,
(a) 반도체 웨이퍼의 주면의 복수의 칩 영역에, 복수의 메모리 셀을 형성하고, 상기 복수의 메모리 셀의 상층에, 1층 이상의 복수의 제1 배선을 형성하고, 상기 복수의 메모리 셀을 형성하는 공정 또는 상기 복수의 제1 배선을 형성하는 공정 중 어느 하나의 공정에서, 상기 복수의 칩 영역에 복수의 퓨즈를 형성하는 공정,
(b) 상기 복수의 제1 배선 및 상기 복수의 퓨즈의 상부에 패시베이션막을 형성한 후, 상기 패시베이션막의 각각의 일부를 제거하고, 상기 복수의 제1 배선 중 최상층의 배선과 동층의 배선을 노출시킴으로써, 복수의 내부 접속 단자를 형성하는 공정,
(c) 상기 패시베이션막의 다른 일부를 제거함으로써, 상기 복수의 퓨즈의 각각의 상부에 퓨즈 개공부를 형성하는 공정,
(d) 상기 (b) 공정 후, 결함 셀의 유무를 검출하기 위한 프로브 검사를 행하고, 상기 프로브 검사에 의해 결함 셀이 발견된 경우에는, 상기 복수의 퓨즈 개공부 중의 소정의 퓨즈 개공부를 통하여 그 하부의 상기 퓨즈에 레이저를 조사하여 용단하는 공정,
(e) 상기 패시베이션막의 상부에, 일단이 상기 내부 접속 단자에 전기적으로 접속된 복수의 제2 배선을 형성한 후, 상기 복수의 제2 배선의 상부에 최상층 보호막을 형성하고, 상기 최상층 보호막의 일부를 제거함으로써, 상기 복수의 제2 배선의 타단부를 선택적으로 노출시키는 공정,
(f) 상기 최상층 보호막을 열처리함으로써, 상기 최상층 보호막을 경화시키 는 공정,
(g) 상기 복수의 제2 배선의 타단부에 복수의 외부 접속 단자를 형성한 후, 상기 반도체 웨이퍼를 상기 칩 영역 단위로 절단함으로써, 복수의 반도체 칩을 얻는 공정
을 포함하고, 상기 (f) 공정의 열처리 온도를 상기 복수의 메모리 셀의 소정의 특성이 변동하지 않는 온도로 하는 것이다.
〈실시예〉
이하, 본 발명의 실시예를 도면을 이용하여 상세하게 설명한다. 또, 실시예를 설명하기 위한 전 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 기재하고, 그 반복 설명은 원칙적으로 생략한다.
또한, 이하의 실시예에 있어서, 본딩 패드란 청구범위의 내부 접속 단자를 의미하는 것으로 한다.
또한, 이하의 실시예에 있어서, 재배선이란 청구범위의 유기 패시베이션막 상 또는 탄성 중합체층 상에 형성되는 제2 배선을 의미하는 것으로 한다.
또한, 이하의 실시예에 있어서, 땜납 도금이란 청구범위의 외부 접속 단자를 의미하는 것으로 한다.
(제1 실시예)
도 1은 제1 실시예의 반도체 집적 회로 장치인 웨이퍼 프로세스를 응용하여 형성한 CSP, 즉 웨이퍼 상태에서 패키징 공정을 완료하는 방식인, 소위 웨이퍼 레벨 CSP(이하, WL-CSP라고 함)의 완성 상태를 나타내는 사시도, 도 2는 WL-CSP의 재 배선(재배선층) 및 본딩 패드를 나타내는 사시도, 도 3은 WL-CSP의 주요부 확대 평면도, 도 4는 WL-CSP의 주요부 확대 단면도이다.
도 1∼도 4에 도시한 제1 실시예의 WL-CSP는, 예를 들면 긴 변=8.7㎜, 짧은 변=5.7㎜, 두께 725㎛ 정도의 외형 치수를 갖는 단결정 실리콘으로 이루어지는 반도체 칩(이하, 칩이라고 함: 1B)의 주면 상에, 복수의 땜납 범프(14)가 형성된 구조를 갖고 있다. 이 칩(1B)의 주면에는 후술하는 DRAM(Dynamic Random Access Memory)이 형성되어 있다.
칩(1B)의 주면의 중앙부에는 최상층 배선(4)의 일부로 구성된 복수의 본딩 패드 BP가 칩(1B)의 긴 변 방향을 따라 4열로 배치되어 있다. 최상층 배선(4)의 상부는 본딩 패드 BP의 상부를 제외하고, 표면 보호막(무기 패시베이션: 3)으로 덮여 있다. 표면 보호막(3)의 상부에는 감광성 폴리이미드 수지막(유기 패시베이션: 5)과 그 상부에 형성된 탄성 중합체층(10)을 사이에 두고 재배선(2)이 형성되어 있다. 재배선(2)의 상부는 그 일단부인 범프 랜드(2A)의 상부를 제외하고, 최상층 보호막(12)으로 덮여 있다. 범프 랜드(2A)의 상부에는 WL-CSP의 외부 접속 단자를 구성하는 땜납 범프(14)가 형성되어 있다. 도 4에 도시한 바와 같이, 재배선(2)의 타단부는 감광성 폴리이미드 수지막(5)에 형성된 개공(6A)을 통하여 본딩 패드 BP에 전기적으로 접속되어 있다.
도 2∼도 4의 참조 부호(11)는 퓨즈 개공부를 나타내고 있다. 퓨즈 개공부(11)의 하층에는 이들 도 2∼도 4에는 도시하지 않은 퓨즈 F가 형성되어 있다. 후술하는 바와 같이, 웨이퍼 프로세스의 최종 공정에서 행해지는 프로브 검사 에 의해 결함 셀이 발견된 경우에는, 이 퓨즈 개공부(11)를 통하여 퓨즈 F에 레이저를 조사하여, 퓨즈 F를 용단함으로써, 결함 셀에 대응하는 어드레스를 리던던시 셀에 할당하는 결함 구제가 행해진다. 퓨즈 개공부(11)는 칩(1B)의 주면의 복수 개소에 배치되어 있으며, 이들 중의 일부는 재배선(2)의 하층이나 범프 랜드(2A)의 하층에 배치되어 있다.
도 5는 칩(1B)의 주요부를 나타내는 단면도로서, 좌측 부분은 메모리 셀이 형성된 영역(메모리 어레이), 우측 부분은 퓨즈가 형성된 영역(퓨즈 영역)을 나타내고 있다. 또, 감광성 폴리이미드 수지막(5)보다 상층 부분(탄성 중합체층(10), 재배선(2), 범프 랜드(2A), 최상층 보호막(12)등)의 도시는 생략되어 있다.
칩(1B)의 주면에는 소자 분리홈(62) 및 p형 웰(63)이 형성되어 있다. 메모리 어레이의 p형 웰(63)에는 n 채널형 메모리 셀 선택용 MISFET(Metal Insulator Semiconductor Field Effect Transistor) Qt와, 그 상부에 형성된 정보 축적용 용량 소자 C로 이루어지는 복수의 메모리 셀이 형성되어 있다.
메모리 셀 선택용 MISFET Qt는 주로 게이트 절연막(64), 게이트 전극(65: 워드선 WL) 및 한 쌍의 n형 반도체 영역(소스, 드레인: 66, 66)으로 구성되어 있다. 게이트 전극(65: 워드선 WL)은, 예를 들면 P(인)이 도핑된 n형 다결정 실리콘막의 상부에 WNx(질화 텅스텐)막과 W막이 적층된, 소위 폴리메탈(Polymetal) 구조의 도전막으로 이루어진다. 메모리 셀 선택용 MISFET Qt의 소스, 드레인을 구성하는 한 쌍의 n형 반도체 영역(66, 66)의 상부에는 컨택트홀(67, 68)이 형성되어 있다. 이 들 컨택트홀(67, 68)의 내부에는, 예를 들면 P(인)이 도핑된 n형의 다결정 실리콘막으로 이루어지는 플러그(69)가 매립되어 있다.
메모리 셀 선택용 MISFET Qt의 상부에는 메모리 셀의 데이터를 판독하는 비트선 BL이 형성되어 있다. 비트선 BL은 그 하부의 플러그(69)를 통하여 메모리 셀 선택용 MISFET Qt의 소스, 드레인의 한쪽(n형 반도체 영역(66))에 전기적으로 접속되어 있다. 비트선 BL은, 예를 들면 WNx막의 상부에 W막을 적층한 도전막으로 이루어진다.
비트선 BL의 상부에는 정보 축적용 용량 소자 C가 형성되어 있다. 정보 축적용 용량 소자 C는 비트선 BL의 상부의 두꺼운 산화 실리콘막(70)에 형성된 홈(71)의 내부에 형성되어, 예를 들면 P(인)이 도핑된 n형의 다결정 실리콘막으로 이루어지는 하부 전극(72), Ta2O5막(산화 탄탈)으로 이루어지는 고유전체막(73), TiN막(질화 티탄)으로 이루어지는 상부 전극(74)으로 구성되어 있다. 정보 축적용 용량 소자 C의 하부 전극(72)은 그 하층의 산화 실리콘막(75, 76)에 형성된 관통홀(77) 내의 플러그(78) 및 또한 그 하층의 플러그(69)를 통하여 메모리 셀 선택용 MISFET Qt의 소스, 드레인의 다른 쪽(n형 반도체 영역(66))에 전기적으로 접속되어 있다.
퓨즈 영역의 산화 실리콘막(76) 상에는 퓨즈 F가 형성되어 있다. 퓨즈 F는, 예를 들면 P(인)이 도핑된 n형의 다결정 실리콘막으로 이루어진다. 또, 도 5에 도시한 퓨즈 F는 레이저로 용단된 상태를 나타내고 있다.
정보 축적용 용량 소자 C의 상부에는 산화 실리콘막(79)이 형성되고, 또한 그 상부에는 제1 Al 배선(80∼82)이 형성되어 있다. 퓨즈 영역의 제1 Al 배선(81, 82)은 이들 하층의 관통홀(83) 내에 매립된 플러그(84)를 통하여 퓨즈 F에 전기적으로 접속되어 있다.
제1 Al 배선(80∼82)의 상부에는 산화 실리콘막(85)이 형성되고, 또한 그 상부에는 최상층 배선(4)(4A∼4C)이 형성되어 있다. 최상층 배선(4A∼4C)은 하층의 제1 Al 배선(80∼82)과 동일하게, Al 합금으로 구성되어 있다. 최상층 배선(4)의 상부에는 표면 보호막(3)이 형성되어 있다. 표면 보호막(3)은, 예를 들면 플라즈마 CVD(Chemical Vapor Deposition)법으로 퇴적한 질화 실리콘막으로 이루어진다. 표면 보호막(3)의 상부에는 감광성 폴리이미드 수지막(5)이 형성되어 있다. 퓨즈 영역의 표면 보호막(3), 산화 실리콘막(85, 79, 70)에는 퓨즈 개공부(11)가 형성되어 있다.
상기 도 4에 도시한 바와 같이, 감광성 폴리이미드 수지막(5)의 상부에는 탄성 중합체층(10)이 형성되어 있다. 또한, 탄성 중합체층(10)의 상부에는 재배선(2) 및 범프 랜드(2A)가 형성되어 있다. 또한, 재배선(2)의 상부에는 최상층 보호막(12)이 형성되고, 범프 랜드(2A)의 상부에는 땜납 범프(14)가 접속되어 있다.
다음으로, 상기한 바와 같이 구성된 WL-CSP의 제조 방법을 도 6∼도 32를 이용하여 공정 순서대로 설명한다. 도 6은 WL-CSP의 제조 방법의 흐름도이다.
도 7은 웨이퍼 프로세스의 도중에 있는 반도체 웨이퍼(이하, 웨이퍼라고 함: 1)의 평면도이다. 도 7에 도시한 바와 같이, 웨이퍼(1)의 주면은 복수의 칩 영역(1A)으로 구획되어 있다. 도 8에 도시한 바와 같이, 칩 영역(1A)의 각각은 복수의 메모리 어레이(MARY)와 이들 사이에 배치된 주변 회로부 PC로 구성되어 있다.
도 9는 상기 칩 영역(1A)의 주요부(메모리 어레이 및 퓨즈 영역)를 나타내는 단면도이다. 칩 영역(1A)의 메모리 어레이에는, 상기 도 5에 도시한 메모리 셀 선택용 MISFET Qt와 정보 축적용 용량 소자 C로 이루어지는 복수의 메모리 셀이 형성되어 있다. 정보 축적용 용량 소자 C의 상부에는 제1 Al 배선(80)이 형성되고, 또한 그 상부에는 제2 Al 배선인 최상층 배선(4A)이 형성되어 있다.
한편, 퓨즈 영역에는 퓨즈 F가 형성되어 있다. 이 퓨즈 F는, 예를 들면 메모리 어레이의 관통홀(78)에 매립된 플러그(78)와 동층의 다결정 실리콘막으로 이루어진다. 퓨즈 F는, 예를 들면 비트선 BL과 동층의 메탈막, 게이트 전극(65)과 동층의 폴리메탈막 등을 사용하여 형성할 수도 있다. 즉, 퓨즈 F는 웨이퍼(1) 상에 메모리 셀과 배선을 형성하는 일련의 공정 중, 어느 하나의 공정에서 형성된다. 퓨즈 F의 상부에는 제1 Al 배선(81, 82) 및 최상층 배선(4B, 4C)이 형성되어 있다.
다음으로, 도 10에 도시한 바와 같이, 플라즈마 CVD법을 이용하여 최상층 배선(4A∼4C)의 상부에 질화 실리콘막으로 이루어지는 표면 보호막(무기 패시베이션막: 3)을 퇴적한다. 표면 보호막(3)을 구성하는 질화 실리콘막의 막 두께는, 예를 들면 1.3㎛∼1.6㎛, 성막 온도는, 예를 들면 400℃∼500℃이다. 표면 보호막(3)은 플라즈마 CVD법으로 퇴적한 막 두께 0.3㎛ 정도의 산화 실리콘막과, 동일한 플라즈마 CVD법으로 퇴적한 막 두께 1.3㎛ 정도의 질화 실리콘막으로 이루어지는 2층의 무기 절연막으로 구성해도 된다.
다음으로, 도 11 및 도 12에 도시한 바와 같이, 포토레지스트막(86)을 마스크로 하여 표면 보호막(3)을 드라이 에칭하고, 최상층 배선(4)의 일부를 노출시킴으로써, 본딩 패드 BP를 형성한다. 또한, 이 때, 퓨즈 영역의 표면 보호막(3), 산화 실리콘막(85, 79, 70)을 드라이 에칭하고, 퓨즈 F의 상부에 퓨즈 개공부(11)를 형성한다. 퓨즈 개공부(11)는 퓨즈 F의 상부를 덮고 있는 절연막의 막 두께를 1㎛ 정도까지 얇게 하기 위해서 형성한다. 도 13에 도시한 바와 같이, 본딩 패드 BP 및 퓨즈 개공부(11)는 각 칩 영역(1A)의 중앙부에 배치되고, 긴 변 방향을 따라 4열로 배열된다.
다음으로, 포토레지스트막(86)을 제거한 후, 본딩 패드 BP에 프로브(도시하지 않음)를 접촉시켜서 각 칩 영역(1A)의 양호 여부를 판별하는 시험(웨이퍼 검사 및 프로브 검사)을 행한다. 그리고, 이 프로브 검사에 의해 결함이 있는 메모리 셀이 발견된 경우에는 결함 셀에 대응하는 어드레스를 리던던시 셀에 할당하는 결함 구제를 행한다. 도 14에 도시한 바와 같이, 이 결함 구제는 퓨즈 개공부(11)를 통하여 소정의 퓨즈 F에 레이저 빔 LB를 조사하여, 퓨즈 F를 용단함으로써 행한다.
상기 결함 구제가 행해진 웨이퍼(1)는 그 후의 공정에서 장시간, 고온의 분위기에 노출되면, 메모리 셀의 특성이 변동하고, 메모리 셀마다 리프레시 시간이 변동되는 등의 문제점이 생기기 때문에, 상기 시험에서 양품이 된 칩 영역(1A)이 불량이 될 경우가 있다. 따라서, 결함 구제를 행한 이후의 공정에서는 웨이퍼(1)의 처리 온도에 상한을 두어, 이 상한 온도를 초과하는 고온에서의 열처리를 행하 지 않도록 한다. 이 상한 온도는 메모리 셀의 구조나 디자인 룰 등에 따라 다르기 때문에 일률적으로는 규정할 수 없지만, 제1 실시예의 DRAM의 경우에는, 예를 들면 260℃이다.
다음으로, 도 15 및 도 16에 도시한 바와 같이, 표면 보호막(3)의 상부에 회전 도포법으로 막 두께 35㎛ 정도의 감광성 폴리이미드 수지막(5)을 형성하고, 예를 들면 92℃, 300초의 프리 베이킹을 행한다. 표면 보호막(3)의 상부에 감광성 폴리이미드 수지막(5)을 형성함으로써, 퓨즈 개공부(11)의 내부에 감광성 폴리이미드 수지막(5)이 충전된다.
다음으로, 본딩 패드 BP의 상부 이외의 영역의 감광성 폴리이미드 수지막(5)을 노광 및 베이킹(예를 들면 112℃에서 60초 정도)하여 반 경화시킨 후, 도 17에 도시한 바와 같이, 감광성 폴리이미드 수지막(5)의 비노광(미경화) 부분을 현상 처리에 의해 제거함으로써, 본딩 패드 BP의 상부에 개공(6A)을 형성한다.
다음으로, 예를 들면 250℃에서 2∼3시간 정도 베이킹 처리를 행하고, 반 경화의 감광성 폴리이미드 수지막(5)을 완전 경화시킴으로써, 그 막 두께를 15㎛ 정도로 한 후, 도 18 및 도 19에 도시한 바와 같이, 감광성 폴리이미드 수지막(5)의 상부에 저탄성 폴리 아미드이미드 수지로 이루어지는 탄성 중합체층(10)을 퇴적한다. 도 18 및 도 19에 도시한 바와 같이, 탄성 중합체층(10)은 칩 영역(1A)의 중앙부, 즉 본딩 패드 BP가 배치된 영역을 제외한 영역에 퇴적한다.
상기 탄성 중합체층(10)은 인쇄법을 이용하여 도포하고, 그 후, 예를 들면 250℃의 베이킹 처리를 행하여 막 두께를 75㎛ 정도로 한다. 상술한 바와 같이, 결함 구제를 행한 이후의 공정에서는, 메모리 셀의 리프레시 시간의 변동을 방지하기 위해서, 260℃를 초과하는 고온의 열처리는 피할 필요가 있다. 따라서, 감광성 폴리이미드 수지막(5)을 경화시키기 위한 베이킹 처리 및 탄성 중합체층(10)을 경화시키기 위한 베이킹 처리는, 모두 260℃를 초과하지 않는 온도에서 행한다.
다음으로, 도 20에 도시한 바와 같이, 본딩 패드 BP의 표면을 포함하는 탄성 중합체층(10)의 상부에 도금 시드층(7)을 형성한다. 도금 시드층(7)은 예를 들면 스퍼터링법으로 퇴적한 막 두께 50㎚∼150㎚ 정도의 Cr(크롬)막 및 막 두께 0.1㎛∼0.7㎛ 정도의 Cu(구리)막으로 구성한다.
다음으로, 도 21에 도시한 바와 같이, 재배선 형성 영역을 제외한 영역의 도금 시드층(7)을 포토레지스트막(87)으로 덮은 후, 전해 도금법을 이용하여 도금 시드층(7)의 표면에 메탈막(9)을 성장시킨다. 메탈막(9)은 예를 들면 막 두께 3㎛∼15㎛ 정도의 Cu막과 막 두께 2㎛∼5㎛ 정도의 Ni(니켈)막으로 구성한다.
다음으로, 포토레지스트막(87)을 제거한 후, 이 포토레지스트막(87)으로 덮여 있던 영역의 도금 시드층(7)을 웨트 에칭으로 제거함으로써, 도 22, 도 23 및 도 24에 도시한 바와 같이, 메탈막(9)으로 구성되는 재배선(2)과 범프 랜드(2A)를 형성한다. 또, 도금 시드층(7)을 웨트 에칭으로 제거할 때에는 메탈막(9)의 표면도 동시에 에칭되지만, 메탈막(9)의 막 두께는 도금 시드층(7)의 막 두께에 비하여 상당히 두껍기 때문에 지장은 없다. 재배선(2)과 범프 랜드(2A)는 탄성 중합체층(10)의 상부에 스퍼터링법으로 퇴적한 메탈막을 패터닝하여 형성할 수도 있지만, 제1 실시예와 같이, 전해 도금법을 이용한 경우에는 스퍼터링법을 이용하 는 경우보다 재배선(2)의 후막화, 미세화가 용이하게 된다.
이와 같이, 본 실시예에서는 퓨즈 F에 레이저 빔 LB를 조사하여 결함 구제를 행한 후, 퓨즈 개공부(11)의 내부에 감광성 폴리이미드 수지막(5)을 충전하고, 그 후, 탄성 중합체층(10)의 상부에 재배선(2)과 범프 랜드(2A)를 형성한다. 따라서, 이 프로세스에 따르면, 퓨즈 개공부(11)의 상부에도 재배선(2)이나 범프 랜드(2A)를 배치할 수 있다.
다음으로, 도 25에 도시한 바와 같이, 재배선(2)의 상부에 감광성 폴리이미드 수지막으로 이루어지는 최상층 보호막(12)을 퇴적한다. 감광성 폴리이미드 수지막은 완전 경화 후의 막 두께가 5㎛∼25㎛ 정도가 되는 막 두께로 회전 도포한 후, 예를 들면 92℃에서 300초의 프리베이킹을 행한다. 최상층 보호막(12)은 감광성 폴리이미드 수지 외에, 솔더 레지스트 등으로 구성할 수도 있다.
다음으로, 도 26 및 도 27에 도시한 바와 같이, 범프 랜드(2A)의 상부를 덮는 최상층 보호막(12)을 제거함으로써, 범프 랜드(2A)의 표면을 노출시킨다. 범프 랜드(2A)의 상부의 최상층 보호막(12)을 제거하기 위해서는 범프 랜드(2A)의 상부 이외의 영역의 최상층 보호막(12)을 노광시켜서, 예를 들면 112℃에서 60초 정도의 베이킹 처리를 행하여 막을 반 경화시킨 후, 미노광부(범프 랜드(2A)의 상부)인 최상층 보호막(12)을 현상한다.
다음으로, 예를 들면 250℃에서 2∼3시간 정도의 베이킹 처리를 행하여 최상층 보호막(12)을 완전 경화시킨다. 상술한 바와 같이, 결함 구제를 행한 이후의 공정에서는 메모리 셀의 리프레시 시간의 변동을 방지하기 위해서, 260℃를 초과하 는 고온의 열처리는 피할 필요가 있다. 따라서, 최상층 보호막(12)을 완전 경화시키기 위한 베이킹 처리는 260℃를 초과하지 않는 온도에서 행한다.
다음으로, 도 28에 도시한 바와 같이, 범프 랜드(2A)의 표면에 무전해 도금법을 이용하여 막 두께 20㎚∼100㎚ 정도의 Au 도금층(13)을 형성한 후, 도 29에 도시한 바와 같이, 범프 랜드(2A) 상에 땜납 범프(14)를 접속시킨다. 또, 범프 랜드(2A) 상에 땜납 범프(14)를 형성하는 공정에 앞서 웨이퍼(1)의 이면을 연삭하여, 웨이퍼(1)의 두께를 얇게 해도 좋다.
범프 랜드(2A) 상에 땜납 범프(14)를 형성하기 위해서는, 예를 들면 도 30에 도시한 바와 같이, 범프 랜드(2A)의 배치에 대응하는 개공(30)이 형성된 땜납 인쇄 마스크(31)를 웨이퍼(1) 상에 위치 정렬시켜서 중첩시키고, 스키지(32)에 의해 범프 랜드(2A)의 표면에 땜납 페이스트(14A)를 인쇄한다.
인쇄 직후의 땜납 페이스트(14A)는 도 31에 도시한 바와 같이, 범프 랜드(2A)보다 넓은 영역에 거의 평탄하게 인쇄된다. 또, 퓨즈 개공부(11)의 내부에는 탄성 중합체층(10)이 충전되어 있기 때문에, 땜납 페이스트(14A)가 퓨즈 개공부(11)의 상부에 인쇄된 경우라도, 퓨즈 개공부(11)의 내부에 침입하여 퓨즈 F를 단락시킬 우려는 없다.
다음으로, 웨이퍼(1)를 240℃ 정도의 온도로 가열하여, 땜납 페이스트(14A)를 리플로우시킴에 따라, 범프 랜드(2A) 상에 상기 도 31에 도시한 바와 같은 구형의 땜납 범프(14)가 형성된다. 땜납 범프(14)는, 예를 들면 98.5%의 Sn(주석), 1%의 Ag(은) 및 0.5%의 Cu로 이루어지는 Pb(납) 프리 땜납(용융 온도=220℃∼230℃) 으로 구성되고, 그 직경은 125㎛∼450㎛ 정도이다. 땜납 범프(14)는 상기한 인쇄법 대신에 도금법으로 형성할 수도 있다. 또한, 사전에 구형으로 성형한 땜납볼을 범프 랜드(2A) 상에 공급하고, 그 후, 웨이퍼(1)를 가열하여 땜납볼을 리플로우함으로써 형성할 수도 있다.
그 후, 웨이퍼(1)를 번인 검사하여 각 칩 영역(1A)의 최종 검사를 행한 후, 도 32에 도시한 바와 같이, 다이싱 블레이드(40)를 사용하여 웨이퍼(1)의 각 칩 영역(1A)을 각각의 칩(1B)으로 절단, 분리함으로써, 상기 도 1∼도 4에 도시한 WL-CSP가 완성한다. 이와 같이 하여 얻어진 WL-CSP는 또한, 필요에 따라 성능, 외관 등의 각종 최종 검사가 행해진 후, 트레이 지그에 수납되어 출하된다.
도 33은 DRAM이 형성된 제1 실시예의 WL-CSP와, 예를 들면 마이크로 컴퓨터가 형성된 다른 칩(WL-CSP2)을 패키지 기판(15)의 주면 상에 페이스다운·본딩한 BGA(Ball Grid Array)이다. 2개의 칩(WL-CSP, WL-CSP2)은 이들 주면에 형성된 복수개의 땜납 범프(14)의 각각을, 패키지 기판(15)의 주면의 대응하는 전극 패드(16)에 접속시키는 플립 칩 방식에 따라 실장되어 있다. 칩(WL-CSP, WL-CSP2)의 이면(상면)에는 금속제의 보호 플레이트(19)가 접착제(23)에 의해 접착되어 있다. 패키지 기판(15)은 유리 에폭시 수지, BT(Bis-maleimide Triazine) 수지 등으로 이루어지는 기판에 Cu 배선을 형성한 범용의 프린트 배선 기판으로 구성되어 있으며, 그 이면(하면)의 전극 패드(16)에는 BGA의 외부 접속 단자를 구성하는 복수개의 땜납 범프(17)가 접속되어 있다. 땜납 범프(17)는 칩(WL-CSP, WL-CSP2)의 주면에 접속된 땜납 범프(14)보다 용융 온도가 낮은 땜납 재료, 예를 들면 Sn-Pb 공 정 합금(용융 온도=183℃)으로 구성되어 있다.
제1 실시예의 WL-CSP는 최상층 배선(4)과 재배선(2) 사이에 저탄성 수지로 이루어지는 탄성 중합체층(10)이 형성되어 있기 때문에, WL-CSP를 패키지 기판(15)에 실장할 때의 열 응력이나, 실장 후의 실제 사용시에 발생하는 열 응력을 탄성 중합체층(10)에 의해 유효하게 완화시킬 수 있다. 이에 따라, WL-CSP와 패키지 기판(15)과의 접속부(땜납 범프(14))에 가해지는 응력이 완화되어, 땜납 범프(14)의 접속 수명이 향상된다.
또한, 상기 탄성 중합체층(10)과 같은 응력 완화층을 갖지 않는 WL-CSP의 경우에는 WL-CSP과 패키지 기판(15) 사이에 응력 완화용 밀봉 수지(언더필 수지)를 충전하는 공정이 필요하게 되지만, 제1 실시예의 WL-CSP는 이 밀봉 수지의 충전 공정을 생략할 수 있다. 이에 따라, WL-CSP를 패키지 기판(15)에 실장하는 공정이 간략화됨과 함께, 패키지 기판(15)에 실장된 WL-CSP의 수리도 용이하게 행할 수 있다.
제1 실시예의 WL-CSP에 따르면, 퓨즈 개공부(11)의 상부에도 재배선(2)을 배치할 수 있게 되므로, 재배선(2)을 레이아웃할 때의 자유도가 향상된다.
또한, 결함 구제를 행한 이후의 공정에서 260℃를 초과하는 고온의 열처리를 행하지 않음으로써, 메모리 셀의 리프레시 시간의 변동을 방지할 수 있기 때문에, 신뢰성이 높은 WL-CSP를 실현할 수 있다.
또한, 결함 구제를 행한 이후의 공정에서 퓨즈 개공부(11)의 내부에 감광성 폴리이미드 수지막(5)을 충전하기 때문에, 퓨즈 개공부(11)를 통하여 칩(1B)의 내 부에 수분 등이 침입하지 않는다. 이에 따라, 배선의 부식을 방지할 수 있기 때문에, 신뢰성이 높은 WL-CSP를 실현할 수 있다.
(제2 실시예)
도 34∼도 43을 이용하여 제2 실시예의 WL-CSP의 제조 방법을 공정 순서대로 설명한다. 도 34는 제2 실시예의 WL-CSP의 제조 방법의 흐름도이다.
우선, 도 35에 도시한 바와 같이, 웨이퍼(1)의 각 칩 영역(1A)에 메모리 셀, 퓨즈 F, 제1 Al 배선(80) 및 최상층 배선(4A, 4B, 4C)을 형성한다. 상기 제1 실시예에서는 다결정 실리콘막으로 퓨즈 F를 구성하였지만, 본 실시예에서는 Al 합금막으로 구성하여, 제1 Al 배선(80)을 형성하는 공정에서 동시에 형성한다. 그 밖의 구성은 상기 제1 실시예와 동일하다.
다음으로, 도 36 및 도 37에 도시한 바와 같이, 플라즈마 CVD법을 이용하여 최상층 배선(4, 4A∼4C)의 상부에 질화 실리콘막으로 이루어지는 표면 보호막(무기 패시베이션막: 3)을 퇴적한 후, 포토레지스트막(88)을 마스크로 하여 최상층 배선(4)의 상부의 표면 보호막(3)을 드라이 에칭함으로써, 본딩 패드 BP를 형성한다. 또한, 이 때, 퓨즈 F의 상부의 표면 보호막(3)을 드라이 에칭함으로써, 퓨즈 개공부(11)를 형성한다.
다음으로, 포토레지스트막(88)을 제거한 후, 본딩 패드 BP에 프로브(도시하지 않음)를 접촉시켜서 각 칩 영역(1A)의 양호 여부를 판별하는 시험(웨이퍼 검사 및 프로브 검사)을 행한다. 그리고, 이 프로브 검사에 의해 결함이 있는 메모리 셀이 발견된 경우에는 도 38에 도시한 바와 같이, 퓨즈 개공부(11)를 통하여 소정 의 퓨즈 F에 레이저 빔 LB를 조사하여, 퓨즈 F를 용단함으로써 결함 구제를 행한다.
다음으로, 도 39에 도시한 바와 같이, 상기 실시예와 마찬가지의 방법으로 표면 보호막(3)의 상부에 감광성 폴리이미드 수지막(5)을 형성하고, 계속해서 본딩 패드 BP의 상부에 개공(6A)을 형성한 후, 250℃에서 2∼3시간 정도의 베이킹 처리를 행하여 감광성 폴리이미드 수지막(5)을 완전 경화시킨다. 상기 제1 실시예와 마찬가지로, 결함 구제를 행한 이후의 공정에서는 메모리 셀의 리프레시 시간의 변동을 방지하기 위해서, 감광성 폴리이미드 수지막(5)을 완전 경화시키기 위한 베이킹 처리는 260℃를 초과하지 않는 온도에서 행한다.
다음으로, 도 40에 도시한 바와 같이, 개공(6A)의 바닥부에 노출된 본딩 패드 BP의 표면을 포함하는 감광성 폴리이미드 수지막(5)의 상부에 도금 시드층(7)을 형성한 후, 도 41에 도시한 바와 같이, 도금 시드층(7)의 표면에 메탈막(9)을 성장시키고, 계속해서 불필요한 도금 시드층(7)을 웨트 에칭으로 제거함으로써, 메탈막(9)으로 구성되는 재배선(2)과 범프 랜드(2A)를 형성한다. 도금 시드층(7) 및 메탈막(9)은 상기 제1 실시예와 동일한 방법으로 형성한다.
다음으로, 도 42에 도시한 바와 같이, 재배선(2)의 상부에 감광성 폴리이미드 수지막으로 이루어지는 최상층 보호막(12)을 퇴적한 후, 범프 랜드(2A)의 상부를 덮는 최상층 보호막(12)을 제거함으로써, 범프 랜드(2A)의 표면을 노출시킨다. 최상층 보호막(12)의 제거는 상기 제1 실시예와 동일한 방법으로 행한다. 다음으로, 예를 들면 250℃에서 2∼3시간 정도의 베이킹 처리를 행하여 최상층 보호막(12)을 완전 경화시킨다. 상술한 바와 같이, 이 베이킹 처리는 260℃를 초과하지 않는 온도에서 행한다.
다음으로, 도 43에 도시한 바와 같이, 범프 랜드(2A)의 표면에 Au 도금층(13)을 형성한 후, 범프 랜드(2A) 상에 땜납 범프(14)를 접속시킨다. Au 도금층(13) 및 땜납 범프(14)는 상기 제1 실시예와 동일한 방법으로 형성한다. 그 후, 웨이퍼(1)를 번인 검사하여 각 칩 영역(1A)의 최종 검사를 행하고, 또한 웨이퍼(1)의 각 칩 영역(1A)을 각각의 칩(1B)으로 절단, 분리함으로써, WL-CSP가 완성한다. 이와 같이 하여 얻어진 WL-CSP는, 또한 필요에 따라 성능, 외관 등의 각종 최종 검사가 행해진 후, 트레이 지그에 수납되어 출하된다.
도 44는 DRAM이 형성된 제2 실시예의 WL-CSP와, 예를 들면 마이크로 컴퓨터가 형성된 다른 칩(WL-CSP2)을 패키지 기판(15)의 주면 상에 페이스다운·본딩한 BGA이다. 상기 제1 실시예의 BGA(도 33 참조)와의 차이는 칩(WL-CSP, WL-CSP2)과 패키지 기판(15)과의 간극에 언더필 수지(18)를 충전한 점이다. 언더필 수지(18)는 칩(WL-CSP, WL-CSP2)과 패키지 기판(15)과의 열 팽창 계수 차에 기인하여 양자의 접속부인 땜납 범프(14)에 가해지는 응력을 완화하는 기능과, 칩(WL-CSP, WL-CSP2)의 주면에 수분 등이 침입하는 것을 방지하는 기능을 겸하고 있다. 언더필 수지(18)는, 예를 들면 실리콘 필러를 첨가한 에폭시 수지로 이루어진다.
제2 실시예의 WL-CSP에 따르면, 퓨즈 개공부(11)의 상부에도 재배선(2)을 배치할 수 있게 되므로, 재배선(2)을 레이아웃할 때의 자유도가 향상된다.
또한, 결함 구제를 행한 이후의 공정에서 260℃를 초과하는 고온의 열처리를 행하지 않음으로써, 메모리 셀의 리프레시 시간의 변동을 방지할 수 있기 때문에, 신뢰성이 높은 WL-CSP를 실현할 수 있다.
또한, 결함 구제를 행한 이후의 공정에서 퓨즈 개공부(11)의 내부에 감광성 폴리이미드 수지막(5)을 충전하기 때문에, 퓨즈 개공부(11)를 통하여 칩(1B)의 내부에 수분 등이 침입하지 않는다. 이에 따라, 배선의 부식을 방지할 수 있기 때문에, 신뢰성이 높은 WL-CSP를 실현할 수 있다.
(제3 실시예)
도 45는 제3 실시예의 WL-CSP에 형성된 본딩 패드 BP 및 퓨즈 개공부(11)의 레이아웃을 나타내고 있다. 도 46은 이 WL-CSP(칩(1B))의 주요부 확대 평면도이고, 도 47은 주요부 단면도이다.
칩(1B)의 주면의 중앙부에는 복수의 본딩 패드 BP가 칩(1B)의 긴 변 방향을 따라 2열로 배치되어 있다. 퓨즈 개공부(11)는 이들의 일부가 본딩 패드 BP와 평행하게 2열로 배치되고, 다른 일부가 메모리 어레이(MARY) 사이의 주변 회로부 PC에 배치되어 있다. 도시하지는 않았지만, 퓨즈 F는 퓨즈 개공부(11)의 하층에 배치되고, 예를 들면 상기 제2 실시예와 동일하게 Al 합금막으로 구성되며, 제1 Al 배선(80)을 형성하는 공정에서 동시에 형성된다.
제3 실시예의 WL-CSP에 따르면, 퓨즈 개공부(11)의 상부에도 재배선(2)이나 범프 랜드(2A)를 배치할 수 있게 되므로, 재배선(2)이나 범프 랜드(2A)를 레이아웃할 때의 자유도가 향상된다.
(제4 실시예)
도 48∼도 56을 이용하여 제4 실시예의 WL-CSP의 제조 방법을 공정 순서대로 설명한다. 도 48은 제4 실시예의 WL-CSP의 제조 방법의 흐름도이다.
우선, 도 49에 도시한 바와 같이, 플라즈마 CVD법을 이용하여 최상층 배선(4A∼4C)의 상부에 질화 실리콘막으로 이루어지는 표면 보호막(무기 패시베이션막: 3)을 퇴적하고, 그 후, 상기 표면 보호막(3) 및 그 하층의 산화 실리콘막(85, 79)에 개공(11A)을 형성한다.
다음으로, 도 50 및 도 51에 도시한 바와 같이, 표면 보호막(3)의 상부에 회전 도포법으로 감광성 폴리이미드 수지막(5)을 퇴적하고, 예를 들면 92℃, 300초의 프리 베이킹을 행한 후, 감광성 폴리이미드 수지막(5)을 노광 및 베이킹(예를 들면 112℃에서 60초 정도)하여 반 경화시키고, 또한 비노광(미경화) 부분을 현상 처리에 의해 제거함으로써, 본딩 패드 형성 영역에 개공(6B)을 형성하고, 퓨즈 영역에 개공(11B)을 형성한다. 그 개공(11B)은 먼저 형성한 개공(11A) 상부에, 개공(11A)과 연속하도록 형성한다. 이에 따라, 퓨즈 F의 상부에 퓨즈 개공부(11)가 형성된다.
다음으로, 예를 들면 350℃에서 1시간 정도 베이킹 처리를 행함으로써, 반 경화된 감광성 폴리이미드 수지막(5)을 완전 경화시킨다. 이 베이킹 처리는 결함 구제 전에 행하기 때문에, 베이킹 온도를 고온(350℃)으로 설정할 수 있어, 단시간에 막을 완전 경화시킬 수 있다.
다음으로, 본딩 패드 BP에 프로브(도시하지 않음)를 접촉시켜서 각 칩 영역(1A)의 양호 여부를 판별하는 시험(웨이퍼 검사 및 프로브 검사)을 행한다. 그리고, 이 프로브 검사에 의해 결함이 있는 메모리 셀이 발견된 경우에는 도 52에 도시한 바와 같이, 퓨즈 개공부(11)를 통하여 소정의 퓨즈 F에 레이저 빔 LB를 조사하여, 퓨즈 F를 용단함으로써 결함 구제를 행한다.
다음으로, 도 53에 도시한 바와 같이, 인쇄법을 이용하여 감광성 폴리이미드 수지막(5)의 상부에 저탄성 폴리아미드이미드 수지로 이루어지는 탄성 중합체층(10)을 도포한 후, 260℃를 초과하지 않는 온도에서 베이킹 처리를 행하여 막을 경화시킨다. 감광성 폴리이미드 수지막(5)의 상부에 탄성 중합체층(10)을 형성함으로써, 퓨즈 개공부(11)의 내부에 탄성 중합체층(10)이 충전된다.
다음으로, 도 54에 도시한 바와 같이, 탄성 중합체층(10)의 상부에 상기 제1 실시예와 마찬가지의 방법으로 도금 시드층(7), 재배선(2) 및 범프 랜드(2A)를 형성한다. 재배선(2) 및 범프 랜드(2A)는 탄성 중합체층(10)의 상부에 Cu막과 Ni막을 퇴적한 후, 포토레지스트막을 마스크로 하여 이들 막을 패터닝함으로써 형성하여도 된다.
다음으로, 도 55에 도시한 바와 같이, 재배선(2)의 상부에 상기 제1 실시예와 마찬가지의 방법으로 감광성 폴리이미드 수지막으로 이루어지는 최상층 보호막(12)을 퇴적하고, 계속해서 범프 랜드(2A)의 상부를 덮는 최상층 보호막(12)을 제거함으로써, 범프 랜드(2A)의 표면을 노출시킨다.
다음으로, 예를 들면 250℃에서 2∼3시간 정도의 베이킹 처리를 행하여 최상층 보호막(12)을 완전 경화시킨다. 상술한 바와 같이, 최상층 보호막(12)을 완전 경화시키기 위해서 베이킹 처리는 260℃를 초과하지 않는 온도에서 행한다.
다음으로, 도 56에 도시한 바와 같이, 범프 랜드(2A)의 표면에 Au 도금층(13)을 형성한 후, 범프 랜드(2A) 상에 땜납 범프(14)를 접속시킨다. 그 후, 웨이퍼(1)를 번인 검사하여 각 칩 영역(1A)의 최종 검사를 행한 후, 각 칩 영역(1A)을 각각의 칩(1B)으로 절단, 분리함으로써, 제4 실시예의 WL-CSP가 완성한다.
제4 실시예의 WL-CSP는 결함 구제 전에 감광성 폴리이미드 수지막(5)을 완전 경화시키기 때문에, 베이킹 온도를 고온(350℃)으로 설정할 수 있어, 단시간에 막을 완전 경화시킬 수 있다. 또한, 결함 구제 후의 베이킹 처리 공정이 적어지기 때문에, 메모리 셀의 리프레시 시간의 변동을 보다 확실하게 방지할 수 있어, 신뢰성이 높은 WL-CSP를 실현할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경이 가능한 것은 물론이다.
예를 들면, 재배선은 도금법 이외에도, 스퍼터링법이나 CVD법 등으로 형성할 수 있다. 재배선 재료는 Cu, Ni 이외의 금속으로 구성할 수도 있다.
또한, DRAM 이외에도, SRAM이나 플래시 메모리 등이 혼재하는 WL-CSP에 넓게 적용할 수 있다. 예를 들면, 플래시 메모리의 제조 공정에서는 리텐션 불량이라고 불리는 기입 데이터의 소실을 검출하기 위해서, 메모리 셀에 데이터를 기입한 후, 200℃ 이상의 고온 분위기 내에 수 시간 방치하고, 그 후, 데이터를 판독하는 시험(리텐션 베이킹)이 행해진다. 따라서, DRAM(또는 SRAM)과 플래시 메모리가 혼 재하는 WL-CSP의 경우, 결함 구제를 행한 이후의 공정에서 감광성 폴리이미드 수지막을 250℃에서 베이킹 처리할 때, 플래시 메모리의 리텐션 베이킹을 동시에 행함으로써, 공정을 단축할 수 있다.
본원에 의해 개시될 수 있는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
결함 구제를 행한 이후의 공정에서 퓨즈 개공부의 내부에 절연막을 충전함으로써, 퓨즈 개공부의 상부에도 재배선이나 범프 랜드를 배치할 수 있게 되고, 재배선이나 범프 랜드의 레이아웃의 자유도가 높은 WL-CSP를 실현할 수 있다. 또한, 퓨즈 개공부 내에 재배선용 메탈막이 들어가지 않기 때문에, 에칭액에 의한 퓨즈의 부식을 확실하게 방지할 수 있다.
또한, 결함 구제를 행한 이후의 공정에서 고온의 열처리를 행하지 않음으로써, 메모리 셀의 리프레시 시간의 변동을 방지할 수 있기 때문에, 신뢰성이 높은 WL-CSP를 실현할 수 있다.

Claims (25)

  1. 반도체 칩의 주면에 형성된 복수의 메모리 셀과,
    상기 반도체 칩의 주면에 형성된 복수의 퓨즈와,
    상기 복수의 메모리 셀보다 상층에 형성된 1층 이상의 복수의 제1 배선과,
    상기 복수의 제1 배선 중 최상층의 배선과 같은 층의 배선으로 구성된 복수의 내부 접속 단자와,
    상기 복수의 제1 배선 및 상기 복수의 퓨즈를 덮도록 형성되고, 상기 복수의 내부 접속 단자를 선택적으로 노출시키는 패시베이션막과,
    상기 패시베이션막 상에 형성되고, 일단이 상기 내부 접속 단자에 전기적으로 접속된 복수의 제2 배선과,
    상기 복수의 제2 배선을 덮도록 형성되고, 상기 복수의 제2 배선의 타단부를 선택적으로 노출시키는 최상층 보호막과,
    상기 복수의 제2 배선의 타단부 상에 형성된 복수의 외부 접속 단자
    를 포함하며,
    상기 복수의 제2 배선 중 적어도 일부는, 상기 복수의 퓨즈 중 적어도 일부 상에 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 패시베이션막은, 무기 패시베이션막과 그 상부에 형성된 유기 패시베이 션막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제2항에 있어서,
    상기 유기 패시베이션막 및 상기 최상층 보호막은, 폴리이미드 수지를 포함하는 절연막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제3항에 있어서,
    상기 폴리이미드 수지는, 감광성 폴리이미드 수지인 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제2항에 있어서,
    상기 무기 패시베이션막은 질화 실리콘막, 또는 질화 실리콘막과 산화 실리콘막의 적층막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제2항에 있어서,
    상기 유기 패시베이션막 및 상기 최상층 보호막의 막 두께는, 상기 무기 패시베이션막의 막 두께보다 두꺼운 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제2항에 있어서,
    상기 유기 패시베이션막 상에 탄성 중합체층이 형성되고, 상기 탄성 중합체 층 상에 상기 복수의 제2 배선이 형성되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제1항에 있어서,
    상기 퓨즈는, 상기 제1 배선의 일부로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제1항에 있어서,
    상기 퓨즈는, 상기 메모리 셀을 구성하는 도전막의 일부로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제1항에 있어서,
    상기 제1 배선은 알루미늄 또는 구리를 포함하는 도전막으로 이루어지고, 상기 제2 배선은 구리를 포함하는 도전막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제1항에 있어서,
    상기 외부 접속 단자는, 범프 전극으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제1항에 있어서,
    상기 복수의 메모리 셀은, DRAM을 포함하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 반도체 칩의 주면에 형성된 복수의 메모리 셀을 포함하는 복수의 메모리 어레이와,
    상기 반도체 칩의 주면에 형성되고, 적어도 일부가 상기 복수의 메모리 어레이 사이에 배치된 복수의 퓨즈와,
    상기 복수의 메모리 셀보다 상층에 형성된 1층 이상의 복수의 제1 배선과,
    상기 복수의 제1 배선 중 최상층의 배선과 같은 층의 배선으로 구성된 복수의 내부 접속 단자와,
    상기 복수의 제1 배선 및 상기 복수의 퓨즈를 덮도록 형성되고, 상기 복수의 내부 접속 단자를 선택적으로 노출시키는 패시베이션막과,
    상기 패시베이션막 상에 형성되고, 일단이 상기 내부 접속 단자에 전기적으로 접속된 복수의 제2 배선과,
    상기 복수의 제2 배선을 덮도록 형성되고, 상기 복수의 제2 배선의 타단부를 선택적으로 노출시키는 최상층 보호막과,
    상기 복수의 제2 배선의 타단부 상에 형성된 복수의 외부 접속 단자
    를 포함하며,
    상기 복수의 제2 배선 중 적어도 일부는 상기 복수의 퓨즈 중 적어도 일부 상에 배치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. (a) 반도체 웨이퍼의 주면의 복수의 칩 영역에, 복수의 메모리 셀을 형성하고, 상기 복수의 메모리 셀의 상층에, 1층 이상의 복수의 제1 배선을 형성하고, 상기 복수의 메모리 셀을 형성하는 공정 또는 상기 복수의 제1 배선을 형성하는 공정 중 어느 하나의 공정에서, 상기 복수의 칩 영역에 복수의 퓨즈를 형성하는 공정,
    (b) 상기 복수의 제1 배선 및 상기 복수의 퓨즈의 상부에 패시베이션막을 형성한 후, 상기 패시베이션막의 각각의 일부를 제거하고, 상기 복수의 제1 배선 중 최상층의 배선과 같은 층의 배선을 노출시킴으로써, 복수의 내부 접속 단자를 형성하는 공정,
    (c) 상기 패시베이션막의 다른 일부를 제거함으로써, 상기 복수의 퓨즈의 각각의 상부에 퓨즈 개공부를 형성하는 공정,
    (d) 상기 (b) 공정 후, 결함 셀의 유무를 검출하기 위한 프로브 검사를 행하고, 상기 프로브 검사에 의해 결함 셀이 발견된 경우에는 상기 복수의 퓨즈 개공부 중의 퓨즈 개공부를 통하여 그 하부의 상기 퓨즈에 레이저를 조사하여 용단(溶斷)하는 공정,
    (e) 상기 (d) 공정 후, 상기 복수의 퓨즈 개공부의 내부를 포함하는 상기 패시베이션막 상에 탄성 중합체층을 형성하는 공정,
    (f) 상기 탄성 중합체층을 열처리함으로써, 상기 탄성 중합체층을 경화시키는 공정,
    (g) 상기 탄성 중합체층의 상부에, 일단이 상기 내부 접속 단자에 전기적으로 접속된 복수의 제2 배선을 형성한 후, 상기 복수의 제2 배선의 상부에 최상층 보호막을 형성하고, 상기 최상층 보호막의 일부를 제거함으로써, 상기 복수의 제2 배선의 타단부를 선택적으로 노출시키는 공정,
    (h) 상기 최상층 보호막을 열처리함으로써, 상기 최상층 보호막을 경화시키는 공정,
    (i) 상기 복수의 제2 배선의 타단부에 복수의 외부 접속 단자를 형성한 후, 상기 반도체 웨이퍼를 상기 칩 영역 단위로 절단함으로써, 복수의 반도체 칩을 얻는 공정
    을 포함하고,
    상기 (f) 공정의 열처리 온도 및 상기 (h) 공정의 열처리 온도는 상기 복수의 메모리 셀의 특성을 변동시키지 않는 온도이고,
    상기 (f) 공정의 열처리 온도 및 상기 (h) 공정의 열처리 온도는 260℃ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 삭제
  16. 제14항에 있어서,
    상기 패시베이션막은 무기 패시베이션막과 그 상부에 형성된 유기 패시베이 션막을 포함하고, 상기 유기 패시베이션막은 열처리에 의해 막이 경화하는 유기 재료로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 유기 패시베이션막을 열처리하는 공정은, 상기 (d) 공정보다 이전이고, 상기 유기 패시베이션막의 열처리 온도는 상기 (f) 공정의 열처리 온도 및 상기 (h) 공정의 열처리 온도보다 높은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 유기 패시베이션막을 열처리하는 공정은, 상기 (d) 공정보다 이후이고, 상기 유기 패시베이션막의 열처리 온도는 상기 복수의 메모리 셀의 특성을 변동시키지 않는 온도이고, 상기 유기 패시베이션막의 열처리 온도는 260℃ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. (a) 반도체 웨이퍼의 주면의 복수의 칩 영역에 복수의 메모리 셀을 형성하고, 상기 복수의 메모리 셀의 상층에 1층 이상의 복수의 제1 배선을 형성하고, 상기 복수의 메모리 셀을 형성하는 공정 또는 상기 복수의 제1 배선을 형성하는 공정 중 어느 하나의 공정에서, 상기 복수의 칩 영역에 복수의 퓨즈를 형성하는 공정,
    (b) 상기 복수의 제1 배선 및 상기 복수의 퓨즈의 상부에 패시베이션막을 형성한 후, 상기 패시베이션막의 각각의 일부를 제거하고, 상기 복수의 제1 배선 중 최상층의 배선과 같은 층의 배선을 노출시킴으로써, 복수의 내부 접속 단자를 형성하는 공정,
    (c) 상기 패시베이션막의 다른 일부를 제거함으로써, 상기 복수의 퓨즈의 각각의 상부에 퓨즈 개공부를 형성하는 공정,
    (d) 상기 (b) 공정 후, 결함 셀의 유무를 검출하기 위한 프로브 검사를 행하고, 상기 프로브 검사에 의해 결함 셀이 발견된 경우에는 상기 복수의 퓨즈 개공부 중의 퓨즈 개공부를 통하여 그 하부의 상기 퓨즈에 레이저를 조사하여 용단하는 공정,
    (e) 상기 패시베이션막의 상부에, 일단이 상기 내부 접속 단자에 전기적으로 접속된 복수의 제2 배선을 형성한 후, 상기 복수의 제2 배선의 상부에 최상층 보호막을 형성하고, 상기 최상층 보호막의 일부를 제거함으로써, 상기 복수의 제2 배선의 타단부를 선택적으로 노출시키는 공정,
    (f) 상기 최상층 보호막을 열처리함으로써, 상기 최상층 보호막을 경화시키는 공정,
    (g) 상기 복수의 제2 배선의 타단부에 복수의 외부 접속 단자를 형성한 후, 상기 반도체 웨이퍼를 상기 칩 영역 단위로 절단함으로써, 복수의 반도체 칩을 얻는 공정
    을 포함하고,
    상기 (f) 공정의 열처리 온도는 상기 복수의 메모리 셀의 특성을 변동시키지 않는 온도이고,
    상기 (f) 공정의 열처리 온도는, 260℃를 초과하지 않는 온도인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  20. 삭제
  21. 제19항에 있어서,
    상기 패시베이션막은, 무기 패시베이션막과 그 상부에 형성된 유기 패시베이션막을 포함하고, 상기 유기 패시베이션막은 열처리에 의해 막이 경화하는 유기 재료로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 유기 패시베이션막의 열처리 온도는, 상기 (f) 공정의 열처리 온도보다 높은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  23. 제19항에 있어서,
    상기 복수의 제2 배선 중 적어도 일부를, 상기 복수의 퓨즈 중 적어도 일부 상에 배치하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  24. 제19항에 있어서,
    상기 제2 배선은, 도금법으로 형성한 도전막으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  25. 삭제
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