CN100561738C - 利用多晶硅区的i/o esd保护的系统和方法 - Google Patents

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Abstract

一种用于静电放电保护的系统和方法。该系统包括第一晶体管，所述第一晶体管耦合到第一系统并包括第一栅极、位于第一栅极和第一衬底之间的第一电介质层、第一源极和第一漏极。第一系统包括或耦合到逻辑核心晶体管，且该逻辑核心晶体管包括第二栅极、位于第二栅极和第二衬底之间的第二电介质层、第二源极和第二漏极。第一晶体管从多个晶体管中选择，且多个晶体管包括多个栅极区、多个源极区和多个漏极区。多个栅极区中的每一个与多晶硅区相交。

Description

利用多晶硅区的I/O ESD保护的系统和方法
相关申请的交叉引用
[2]以下3个共同拥有的共同未决申请，包括该申请，正同时被提交，而其他两个通过引用结合于此，用于各种目的。
[3]1.美国专利申请序列号__________，以Ting Chieh Su，Min Chie Jeng，Chin Chang Liao和Jun Cheng Huang的名义，名称为“System and Method forI/O ESD Protection with Floating and/or Biased Polysilicon Regions”(律师备案号021653-014700US)；
[4]2.美国专利申请序列号_________，以Ting Chieh Su，Min Chie Jeng，Chin Chang Liao和Jun Cheng Huang的名义，名称为“System and Method forI/O ESD Protection with Polysilicon Regions Fabricated by Processes forMaking Core Transistors”(律师备案号021653-014800US)；以及
[5]3.美国专利申请序列号__________，以Ting Chieh Su，Min Chie Jeng，Chin Chang Liao和Jun Cheng Huang的名义，名称为“System and Method forInput Pin ESD Protection with Floating and/or Biased Polysilicon Regions”(律师备案号021653-013100US)。
技术领域
本发明涉及集成电路。更具体地，本发明提供利用由制成逻辑核心晶体管(core transistor)的工艺制造的多晶硅区域的静电放电(ESD)保护的系统和方法。仅作为例子，本发明已应用于输入/输出(I/O)设备。但是应认识到本发明有更广范围的适应性。
背景技术
集成电路或“IC”已从制造在单个硅芯片上的少数相互连接的器件发展到数百万的器件。当前的IC提供了远超过最初所想象的性能和复杂性。为了实现在复杂性和电路密度(即能够封装在给定芯片面积上的器件数目)上的改进，最小器件特征尺寸，也称为器件“几何形状”，已随着每一代IC而变得越来越小。半导体器件现在正以小于1/4微米宽的特征尺寸制造。
增加电路密度不仅改进了IC的复杂性和性能，而且还提供给顾客较低成本的部件。IC制造设施可花费数亿或甚至数十亿美元。每一种制造设施将有某种晶片生产量，并且每一晶片在其上将有某个数量的IC。因此，通过使单个IC器件更小，就可以在每一晶片上制造更多的器件，从而增加制造设施的产量。使器件更小是很有挑战性的，因为给定工艺和/或器件布局通常只降低到某一特征尺寸。这种限制的例子是由输入/输出晶体管提供的ESD保护。有效保护通常需要降低输入/输出晶体管的击穿电压，但减小击穿电压很难。常规地，ESD注入用于调节击穿电压，但ESD注入经常增加了制造复杂度而仅具有有限的效果。
从以上可见，需要改进的用于ESD保护的技术。
发明内容
本发明涉及集成电路。更具体地，本发明利用由制成逻辑核心晶体管的工艺制造的多晶硅区的静电放电(ESD)保护的系统和方法。仅作为例子，本发明已应用于输入/输出(I/O)设备。但应认识到本发明有更广范围的适用性。
在特定实施例中，本发明提供了一种用于静电放电保护的系统。该系统包括第一晶体管，耦合到第一系统并包括第一栅极、位于第一栅极和第一衬底之间的第一电介质层、第一源极和第一漏极。例如，系统包括多个晶体管对，且每一对晶体管包括NMOS晶体管和PMOS晶体管。第一系统包括或耦合到逻辑核心晶体管。例如，第一系统包括逻辑核心晶体管。在另一例子中，第一系统包括耦合到逻辑核心晶体管的输入/输出晶体管。在另一例子中，第一系统包括耦合到另一逻辑核心晶体管的逻辑核心晶体管。逻辑核心晶体管包括第二栅极、位于第二栅极和第二衬底之间的第二电介质层、第二源极和第二漏极。第一晶体管从多个晶体管中选择，且多个晶体管包括多个栅极区、多个源极区和多个漏极区。多个栅极区中的每一个与多晶硅区相交。多晶硅区通过第三电介质层与第一衬底隔开，且多晶硅区的至少一部分位于有源区上。多晶硅区邻近第一掺杂区和第二掺杂区，且第一掺杂区和第二掺杂区以相反的电荷极性相关联。例如，第一掺杂区是重掺杂区，如N+区。在另一例子中，第一掺杂区是LDD(lightlydoped drain)区。在又一例子中，第二掺杂区是袋式注入区。第二电介质层和第三电介质层与相同组成和相同厚度相关联，且第二栅极和多晶硅区与相同组成和相同厚度相关联。例如，第二漏极包括第三掺杂区和第四掺杂区，且第三掺杂区和第四掺杂区以相反的电荷极性相关联。第一掺杂区和第三掺杂区与相同的掺杂分布相关联，且第二掺杂区和第四掺杂区与相同的掺杂分布相关联。
根据另一实施例，一种用于静电放电保护的系统包括第一晶体管，所述第一晶体管耦合到第一系统并包括第一栅极、位于第一栅极和第一衬底之间的第一电介质层、第一源极和第一漏极。例如，系统包括多个晶体管对，且每一对晶体管包括NMOS晶体管和PMOS晶体管。第一系统包括或耦合到逻辑核心晶体管。例如，第一系统包括逻辑核心晶体管。在另一例子中，第一系统包括耦合到逻辑核心晶体管的输入/输出晶体管。在另一例子中，第一系统包括耦合到另一逻辑核心晶体管的逻辑核心晶体管。逻辑核心晶体管包括第二栅极、位于第二栅极和第二衬底之间的第二电介质层、第二源极和第二漏极。第一晶体管从多个晶体管中选择，且多个晶体管包括多个栅极区、多个源极区和多个漏极区。第一衬底通过第一多个电介质层从第一多个多晶硅区隔开，且每个第一多个多晶硅区的至少一部分位于有源区上。第一多个多晶硅区相互不直接接触。第一多个多晶硅区的每个邻近第一掺杂区和第二掺杂区，且第一掺杂区和第二掺杂区以相反的电荷极性相关联。例如，第一掺杂区是重掺杂区，如N+区。在另一例子中，第一掺杂区是LDD区。在又一例子中，第二掺杂区是袋式注入区。第二电介质层和第一多个电介质层与相同组成和相同厚度相关联，且第二栅极和第一多个多晶硅区与相同组成和相同厚度相关联。例如，第二漏极包括第三掺杂区和第四掺杂区，且第三掺杂区和第四掺杂区与相反的电荷极性相关联。第一掺杂区和第三掺杂区与相同的掺杂分布相关联，且第二掺杂区和第四掺杂区与相同的掺杂分布相关联。
根据又一实施例，一种用于静电放电保护的系统包括第一晶体管，所述第一晶体管耦合到第一系统并包括第一栅极、位于第一栅极和第一衬底之间的第一电介质层、第一源极和第一漏极。例如，系统包括多个晶体管对，且每一对晶体管包括NMOS晶体管和PMOS晶体管。第一系统包括或耦合到逻辑核心晶体管。例如，第一系统包括逻辑核心晶体管。在另一例子中，第一系统包括耦合到逻辑核心晶体管的输入/输出晶体管。在又一例子中，第一系统包括耦合到另一逻辑核心晶体管的逻辑核心晶体管。第一系统包括或耦合到逻辑核心晶体管，且该逻辑核心晶体管包括第二栅极、位于第二栅极和第二衬底之间的第二电介质层、第二源极和第二漏极。第一晶体管从多个晶体管中选择，且多个晶体管包括多个栅极区、多个源极区和多个漏极区。第一衬底通过多个电介质层从多个多晶硅区隔离开，且多个多晶硅区在多个漏极区之一或多个源极区之一上。多个多晶硅区相互不直接接触，且多个多晶硅区的每一个与多个栅极区中的任一个不直接接触。多个多晶硅区的每一个邻近第一掺杂区和第二掺杂区，且第一掺杂区和第二掺杂区与相反的电荷极性相关联。例如，第一掺杂区是重掺杂区，如N+区。在另一例子中，第一掺杂区是LDD区。在又一例子中，第二掺杂区是袋式注入区。第二电介质层和多个电介质层与相同组成和相同厚度相关联，且第二栅极和多个多晶硅区与相同组成和相同厚度相关联。例如，第二漏极包括第三掺杂区和第四掺杂区，且第三掺杂区和第四掺杂区与相反的电荷极性相关联。第一掺杂区和第三掺杂区与相同的掺杂分布相关联，且第二掺杂区和第四掺杂区与相同的掺杂分布相关联。
通过本发明获得了优于常规技术的很多益处。例如，本技术提供了易于使用的系统和方法。根据某实施例，该系统和方法与常规技术兼容。本发明的一些实施例改进了I/O ESD保护技术。例如，MOS晶体管的结击穿电压显著降低。在另一例子中，输入/输出晶体管可开始结击穿并因此防止或减少破坏以便自保护以避免ESD应力的影响。本发明的某实施例可有效延迟ESD应力电流到达栅极区的时间。本发明的某实施例遵守ESD设计规则。例如，为了耗散由高密度ESD电流产生的大量热，ESD设计规则通常允许在栅极区和漏极接触之间相对大的间隔。在另一例子中，为了增加电流路径的长度并提高漏极阻抗而不违反ESD设计规则，多晶硅区可插入到输入/输出晶体管的漏极区。本发明的某实施例提供了在涉及浮动和/或偏置多晶硅区的重掺杂区和袋式注入区(pocket implant region)之间的结掺杂分布，其比在输入/输出晶体管的重掺杂区和袋式注入区之间的结掺杂分布陡。例如，涉及浮动和/或偏置多晶硅区的重掺杂区和袋式注入区以与用于制成逻辑核心晶体管的重掺杂区和袋式注入区相同的注入工艺制成。本发明的某实施例提供了在涉及浮动和/或偏置多晶硅区的LDD区和袋式注入区之间的结掺杂分布，其比在输入/输出晶体管的LDD区和袋式注入区之间的结掺杂分布陡。例如，涉及浮动和/或偏置多晶硅区的LDD区和袋式注入区以与用于制成逻辑核心晶体管的LDD区和袋式注入区相同的注入工艺制成。本发明的某些实施例使涉及浮动和/或偏置多晶硅区的结击穿电压比常规输入/输出晶体管的结击穿电压明显低。当ESD事件发生，较低的结击穿电压允许更快地开始结击穿，所以输入/输出晶体管可更有效地受到保护以免受ESD破坏。依赖于实施例，可以获得这些益处中的一个或多个。这些和其他益处将在整个说明书中且特别是在一下更详细地说明。
本发明的各种附加的目标、特征和优点可以参考以下详细说明和附图得到更全面地了解。
附图说明
图1是用于静电放电保护的简化常规系统；
图2是根据本发明的一个实施例的用于静电放电保护的简化系统；
图3是根据本发明的一个实施例的用于静电放电保护的简化系统；
图4是根据本发明的一个实施例的用于静电放电保护的简化横截面；
图5是根据本发明另一实施例的用于静电放电保护的简化系统；
图6是根据本发明又一实施例的用于静电放电保护的简化系统；
图7(A)和(B)是展示根据本发明又一实施例的用于静电放电保护的系统的简化图；
图8(A)、(B)、和(C)是展示根据本发明又一实施例的用于静电放电保护的系统的简化图；
图9(A)、(B)、(C)和(D)是展示根据本发明某些实施例的用于静电放电保护的系统的某些细节的简化图。
具体实施方式
本发明涉及集成电路。更具体地，本发明提供了利用由制成逻辑核心晶体管的工艺制造的多晶硅区域的I/O静电放电(ESD)保护的系统和方法。仅作为例子，本发明已应用于输入/输出I/O设备。但是应认识到本发明有更广范围的适用性。
图1是用于静电放电保护的简化常规系统。系统1100包括栅极区1110、源极区1120、漏极区1130、有源区1150和多晶硅区1160。栅极区1110、源极区1120和漏极区1130用于在有源区1150中形成输入/输出晶体管。栅极区通过多晶硅区1160相互电短接(shorted，且多晶硅区1160完全位于有源区1150之外。
图2是根据本发明另一实施例的用于静电放电保护的简化系统。该图只是一个例子，其不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化、替换和修改。系统1200包括PMOS晶体管1210和NMOS晶体管1220。PMOS晶体管1210的源极偏置到电压水平VDD，而NMOS晶体管1220的源极偏置到电压水平VSS。PMOS晶体管1210的漏极和NMOS晶体管1220的漏极连接到输入/输出垫1230，且PMOS晶体管1210的栅极和NMOS晶体管1220的栅极连接到内部系统1240。例如内部系统1240由系统1200保护。在另一例子中，内部系统1240包括一个或多个逻辑核心晶体管并且/或者耦合到一个或多个逻辑核心晶体管。PMOS晶体管1210代表一个或多个输入/输出晶体管且NMOS晶体管1220代表一个或多个输入/输出晶体管，所述一个或多个晶体管如图3、4、5、6、7(A)和(B)、8(A)、8(B)、8(C)、9(A)、9(B)、9(C)和/或9(D)。例如，系统1200包括一个或多个输入/输出晶体管对，且每一对输入/输出晶体管包括NMOS晶体管和PMOS晶体管。
图3是根据本发明的一个实施例的用于静电放电保护的简化系统。该图只是一个例子，其不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化、替换和修改。系统100包括以下元件：
1.栅极区110；
2.源极区120；
3.漏极区130；
4.多晶硅区140；
5.有源区150。
虽然以上已示出了系统100的选定元件组，可以有很多替换、修改和变化。例如一些元件可扩展和/或组合。其他元件可插入以上所述的元件中。依赖于实施例，元件的布置可与替换的其它布置的互换。例如，有源区150中的输入/输出晶体管是PMOS晶体管。这些元件的进一步细节在整个说明书中且特别是在以下说明。
栅极区110、源极区120和漏极区130用于在有源区150中形成输入/输出晶体管。例如，有源区150包括源极区120和漏极区130。在另一例子中，每一源极区120包括掺杂区，且每一漏极区130包括掺杂区。在又一例子中，有源区150中的输入/输出晶体管是NMOS晶体管。如图3所示，多晶硅区140与栅极区110相交。栅极区110电连接到多晶硅区140。在一个实施例中，多晶硅区140与栅极区110具有相同电势。在另一实施例中，多晶硅区140围绕源极区120和漏极区130。例如，多晶硅区140部分或完全位于有源区150中。在另一例中，栅极区110通过位于有源区150之外的另一多晶硅区相互电短接。
图4是根据本发明的一个实施例的用于静电放电保护的系统100的横截面。该图只是一个例子，其不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化、替换和修改。如图4所示，有源区150由浅沟槽隔离(STI)区210隔离。例如，在顶视图中，多晶硅区140部分位于输入/输出晶体管的有源区150中。而且，系统100还包括衬底160和电介质层170。衬底160包括有源区150，并通过电介质层170从多晶硅区140隔开。例如，电介质层170包括氧化硅。
在一个实施例中，衬底160掺杂为p型。源极区120和漏极区130包括N+区。例如，衬底160还包括p-阱。在另一例子中，衬底160还包括针对每一N+区的至少两个LDD区。两个LDD区与对应的N+区直接接触。在另一例子中，衬底160还包括针对每一N+区的由袋式注入制成的两个p型区。
系统100的输入/输出晶体管可用于可为系统1240提供保护的系统1200。例如，内部系统1240包括一个或多个逻辑核心晶体管并且/或者耦合到一个或多个逻辑核心晶体管。逻辑核心晶体管包括栅极区和栅极电介质层，如栅极氧化物层。例如，逻辑核心晶体管的栅极区与多晶硅区140具有相同组成和相同厚度。在另一例子中，逻辑核心晶体管的栅极电介质层与电介质层170具有相同组成和相同厚度。
根据本发明的一个实施例，逻辑核心晶体管直接或间接耦合在地电压水平VSS，CORE和电源电压水平VDD，CORE之间。例如，逻辑核心晶体管的源极或漏极偏置到电源电压水平VDD，CORE。在另一例子中，逻辑核心晶体管的源极或漏极偏置到地电压水平VSS，CORE。如图2所示，晶体管1210和1220每个代表一个或多个输入/输出晶体管并且每一个间接耦合在地电压水平VSS和电源电压水平VDD之间。例如，地电压水平VSS，CORE与地电压水平VSS相同，且电源电压水平VDD，CORE在量值上小于电源电压水平VDD。在另一例子中，地电压水平VSS，CORE与地电压水平VSS相同，且电源电压水平VDD，CORE等于1.8伏而电源电压水平VDD等于3.3伏。
如上所述并进一步强调的，图3和图4只是例子，其不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化、替换和修改。图5是根据本发明另一实施例的用于静电放电保护的简化系统。系统100中的多晶硅区140由多晶硅区410、420和430替换。例如，多晶硅区410、420和430以及栅极区110围绕漏极区130。多晶硅区410、420和430部分或完全位于有源区150中，并由电介质层从衬底隔开。例如，电介质层包括氧化硅。在另一例子中，电介质层相互隔开或相互接触。在另一例子中，栅极区110通过位于有源区150之外的另一多晶硅区而相互电短接。
在一个实施例中，衬底掺杂为p型。源极区120和漏极区130包括N+区。例如，衬底还包括p-阱。在另一例子中，衬底160还包针对每一N+区的至少两个LDD区。两个LDD区与对应的N+区直接接触。在另一例子中，衬底160还包括针对每一N+区的由袋式注入制成的两个p型区。
系统100的输入/输出晶体管可用于可为系统1240提供ESD保护的系统1200。例如，内部系统1240包括一个或多个逻辑核心晶体管并且/或者耦合到一个或多个逻辑核心晶体管。逻辑核心晶体管包括栅极区和栅极电介质层，如栅极氧化物层。例如，逻辑核心晶体管的栅极区具有与多晶硅区410、420和430相同的组成和相同的厚度。在另一例子中，逻辑核心晶体管的栅极电介质层具有与将多晶硅区410、420和430从衬底隔开的电介质层相同的组成和相同的厚度。
根据本发明的一个实施例，逻辑核心晶体管直接或间接耦合在地电压水平VSS，CORE和电源电压水平VDD，CORE之间。例如，逻辑核心晶体管的源极或漏极偏置到电源电压水平VDD，CORE。在另一例子中，逻辑核心晶体管的源极或漏极偏置到地电压水平VSS，CORE。如图2所示，晶体管1210和1220每个代表一个或多个输入/输出晶体管并且每一个间接耦合在地电压水平VSS和电源电压水平VDD之间。例如，地电压水平VSS，CORE与地电压水平VSS相同，且电源电压水平VDD，CORE在量值上小于电源电压水平VDD。在另一例子中，地电压水平VSS，CORE与地电压水平VSS相同，且电源电压水平VDD，CORE在量值上等于1.8伏而电源电压水平VDD在量值上等于3.3伏。
图6是根据本发明又一实施例的用于静电放电保护的简化系统。该图只是一个例子，其不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化、替换和修改。系统500包括以下元件：
1.栅极区510；
2.源极区520；
3.漏极区530；
4.多晶硅区540；
5.有源区550。
虽然以上示出了系统500的选定元件组，可以有很多替换、修改和变化。例如一些元件可扩展和/或组合。其他元件可插入上述元件。依赖于实施例，该元件布置可与其它布置的互换。例如，有源区550中的输入/输出晶体管是PMOS晶体管。这些元件的进一步细节在整个说明书中且特别是在以下说明。
栅极区510、源极区520和漏极区530用于在有源区550中形成输入/输出晶体管。例如，有源区550包括源极区520和漏极区530。在另一例子中，有源区550中的输入/输出晶体管是NMOS晶体管。如图6所示，多晶硅区540不与栅极区510相交。栅极区510与多晶硅区540不直接接触。例如，多晶硅区540包括多个子区，且多个子区相互不直接接触。
在一个实施例中，多晶硅区540至少部分围绕源极区520和漏极区530。在另一实施例中，多晶硅区540部分或完全位于有源区550中。在又一实施例中，多晶硅区540由电介质层从衬底隔开。例如，电介质层包括氧化硅。在另一例子中，电介质层相互隔开或相互直接接触。在另一例子中，栅极区510通过位于有源区550之外的另一多晶硅区相互电短接。
在一个实施例中，衬底掺杂为p型。源极区520和漏极区530包括N+区。例如，衬底还包括p-阱。在另一例子中，衬底560还包针对每一N+区的至少两个LDD区。两个LDD区与对应的N+区直接接触。在另一例子中，衬底560还包括针对每一N+区的由袋式注入制成的两个p型区。
系统500的输入/输出晶体管可用于可为系统1240提供ESD保护的系统1200。例如，内部系统1240包括一个或多个逻辑核心晶体管并且/或者耦合到一个或多个逻辑核心晶体管。逻辑核心晶体管包括栅极区和栅极电介质层，如栅极氧化物层。例如，逻辑核心晶体管的栅极区具有与多晶硅区540相同的组成和相同的厚度。在另一例子中，逻辑核心晶体管的栅极电介质层具有与将多晶硅区540从衬底隔开的电介质层相同的组成和相同的厚度。
根据本发明的一个实施例，逻辑核心晶体管直接或间接耦合在地电压水平VSS，CORE和电源电压水平VDD，CORE之间。例如，逻辑核心晶体管的源极或漏极偏置到电源电压水平VDD，CORE。在另一例子中，逻辑核心晶体管的源极或漏极偏置到地电压水平VSS，CORE。如图2所示，晶体管1210和1220每个代表一个或多个输入/输出晶体管并且每一个间接耦合在地电压水平VSS和电源电压水平VDD之间。例如，地电压水平VSS，CORE与地电压水平VSS相同，且电源电压水平VDD，CORE在量值上小于电源电压水平VDD。在另一例子中，地电压水平VSS，CORE与地电压水平VSS相同，且电源电压水平VDD，CORE等于1.8伏而电源电压水平VDD等于3.3伏。
图7(A)和(B)是展示根据本发明又一实施例的用于静电放电保护的系统的简化图。该图只是一个例子，其不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化、替换和修改。系统700包括以下元件：
1.栅极区710；
2.源极区720；
3.漏极区730；
4.多晶硅区740；
5.有源区750；
6.衬底760；
7.电介质层770。
虽然以上示出了系统700的选定元件组，可以有很多替换、修改和变化。例如一些元件可扩展和/或组合。其他元件可插入上述元件中。例如，区720可作为漏极，且区730可作为源极。依赖于实施例，该元件布置可与其它布置互换。例如，有源区750中的输入/输出晶体管是PMOS晶体管。元件的进一步细节在整个说明书中特别是在一下说明。
栅极区710、源极区720和漏极区730用于在有源区750中形成输入/输出晶体管。例如，有源区750包括源极区720和漏极区730。在另一例子中，有源区750中的输入/输出晶体管是NMOS晶体管。
如图7(A)所示，多晶硅区740不与栅极区710直接接触，且多晶硅区740相互不直接接触。在一个实施例中，在顶视图中多晶硅区740位于漏极区730中。在又一个实施例中，在顶视图中多晶硅区740位于源极区720中。在又一个实施例中，在顶视图中多晶硅区740位于源极区720和漏极区730中。在另一实施例中，栅极区710通过位于有源区750之外的另一多晶硅区相互电短接。
如图7(B)所示，衬底760包括有源区750，并由电介质层770从多晶硅区740隔开。例如，电介质层770包括氧化硅。在另一例子中，电介质层770相互隔开或相互接触。每一源极区720包括掺杂区，且在衬底760中每一漏极区730包括掺杂区2732、2734和2736。掺杂区2732、2734和2736不相互接触。在一个实施例中，衬底760掺杂为p型，且掺杂区2732、2734和2736是N+区。例如，衬底760还包括p-阱。在另一例子中，衬底760还包括针对每一掺杂区2732、2734和2736的至少两个LDD区。两个LDD区与对应的掺杂区直接接触。在另一例子中，衬底760还包括针对每一掺杂区2732、2734和2736的由袋式注入制成的两个p型区。
系统700的输入/输出晶体管可用于可为系统1240提供ESD保护的系统1200。例如，内部系统1240包括一个或多个逻辑核心晶体管并且/或者耦合到一个或多个逻辑核心晶体管。逻辑核心晶体管包括栅极区和栅极电介质层，如栅极氧化物层。例如，逻辑核心晶体管的栅极区具有与多晶硅区740相同的组成和相同的厚度。在另一例子中，逻辑核心晶体管的栅极电介质层具有与将多晶硅区740从衬底760隔开的电介质层770相同的组成和相同的厚度。
根据本发明的一个实施例，逻辑核心晶体管直接或间接耦合在地电压水平VSS，CORE和电源电压水平VDD，CORE之间。例如，逻辑核心晶体管的源极或漏极偏置到电源电压水平VDD，CORE。在另一例子中，逻辑核心晶体管的源极或漏极偏置到地电压水平VSS，CORE。如图2所示，晶体管1210和1220每个代表一个或多个输入/输出晶体管并且每一个间接耦合在地电压水平VSS和电源电压水平VDD之间。例如，地电压水平VSS，CORE与地电压水平VSS相同，且电源电压水平VDD，CORE在量值上小于电源电压水平VDD。在另一例子中，地电压水平VSS，CORE与地电压水平VSS相同，且电源电压水平VDD，CORE等于1.8伏而电源电压水平VDD等于3.3伏。
如上所述并在此进一步强调的，图7(A)和(B)只是例子，其不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化、替换和修改。图8(A)、(B)、和(C)是展示根据本发明又一实施例的用于静电放电保护的系统的简化图。这些图只是例子，其不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化、替换和修改。
在图8(A)中，将多晶硅区740加到如图3所示的系统100以形成用于ESD保护的系统2810。多晶硅区740不与栅极区110或多晶硅区140直接接触，且多晶硅区740不相互直接接触。而且，多晶硅区740由电介质层从衬底隔开。例如，电介质层包括氧化硅。在另一例子中，电介质相互隔开或相互直接接触。在一个实施例中，在顶视图中多晶硅区740位于漏极区130中。在另一个实施例中，在顶视图中多晶硅区740位于源极区120中。在又一个实施例中，在顶视图中多晶硅区740位于源极区120和漏极区130中。例如，每一漏极区130在衬底中包括几个掺杂区。掺杂区不相互直接接触。在一个实施例中，衬底掺杂为p型，且掺杂区是N+区。例如，衬底还包括p-阱。在另一例子中，衬底还包括针对每一掺杂区的至少两个LDD区。两个LDD区与对应的掺杂区直接接触。在另一例子中，衬底还包括针对每一掺杂区的由袋式注入制成的两个p型区。在另一实施例中，栅极区110通过位于有源区150之外的另一多晶硅区相互电短接。
在图8(B)中，多晶硅区740被加到如图5所示的系统100以形成用于ESD保护的系统2820。多晶硅区740不与栅极区110或多晶硅区410、420和430直接接触，且多晶硅区740不相互直接接触。而且，多晶硅区740由电介质层从衬底隔开。例如，电介质层包括氧化硅。在另一例子中，电介质相互隔开或相互直接接触。在一个实施例中，在顶视图中多晶硅区740位于漏极区130中。在又一个实施例中，在顶视图中多晶硅区740位于源极区120中。在又一个实施例中，在顶视图中多晶硅区740位于源极区120和漏极区130中。例如，每一漏极区130在衬底中包括几个掺杂区。掺杂区不相互直接接触。在一个实施例中，衬底掺杂为p型，且掺杂区是N+区。例如，衬底还包括p-阱。在另一例子中，衬底还包括针对每一掺杂区的至少两个LDD区。两个LDD区与对应的掺杂区直接接触。在另一例子中，衬底还包括针对每一掺杂区的由袋式注入制成的两个p型区。在另一实施例中，栅极区110通过位于有源区150之外的另一多晶硅区相互电短接。
在图8(C)中，多晶硅区740被加到如图6所示的系统500以形成用于ESD保护的系统2830。多晶硅区740不与栅极区110或多晶硅区540直接接触，且多晶硅区740不相互直接接触。而且，多晶硅区740由电介质层从衬底隔开。例如，电介质层包括氧化硅。在另一例子中，电介质相互隔开或相互直接接触。在一个实施例中，在顶视图中多晶硅区740位于漏极区530中。在又一个实施例中，在顶视图中多晶硅区740位于源极区520中。在又一个实施例中，在顶视图中多晶硅区740位于源极区520和漏极区530中。例如，每一漏极区530在衬底中包括几个掺杂区。掺杂区不相互直接接触。在一个实施例中，衬底掺杂为p型，且掺杂区是N+区。例如，衬底还包括p-阱。在另一例子中，衬底还包括针对每一掺杂区的至少两个LDD区。两个LDD区与对应的掺杂区直接接触。在另一例子中，衬底还包括针对每一掺杂区的由袋式注入制成的两个p型区。在另一实施例中，栅极区510通过位于有源区550之外的另一多晶硅区相互电短接。
图8(A)、(B)、和/或(C)所示的输入/输出晶体管可用于可为系统1240提供ESD保护的系统1200。例如，内部系统1240包括一个或多个逻辑核心晶体管并且/或者耦合到一个或多个逻辑核心晶体管。逻辑核心晶体管包括栅极区和栅极电介质层，如栅极氧化物层。例如，逻辑核心晶体管的栅极区具有与多晶硅区740相同的组成和相同的厚度。在另一例子中，逻辑核心晶体管的栅极电介质层770具有与将多晶硅区740从衬底760隔开的电介质层相的同组成和相同的厚度。
根据本发明的一个实施例，逻辑核心晶体管直接或间接耦合在地电压水平VSS，CORE和电源电压水平VDD，CORE之间。例如，逻辑核心晶体管的源极或漏极偏置到电源电压水平VDD，CORE。在另一例子中，逻辑核心晶体管的源极或漏极偏置到地电压水平VSS，CORE。如图2所示，晶体管1210和1220每个代表一个或多个输入/输出晶体管并且每一个间接耦合在地电压水平VSS和电源电压水平VDD之间。例如，地电压水平VSS，CORE与地电压水平VSS相同，且电源电压水平VDD，CORE在量值上小于电源电压水平VDD。在另一例子中，地电压水平VSS，CORE与地电压水平VSS相同，且电源电压水平VDD，CORE等于1.8伏而电源电压水平VDD等于3.3伏。
图9(A)、(B)、(C)和(D)是展示根据本发明某些实施例的用于静电放电保护的系统的某些细节的简化图。这些图只是例子，其不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化、替换和修改。
图9(A)所示为逻辑核心晶体管2100。逻辑核心晶体管2100包括栅极区2110、栅极电介质层2120、LDD区2130、袋式注入区2140、重掺杂区2150和衬底2160。在一个实施例中，逻辑核心晶体管2100是内部系统1240的一部分或耦合到内部系统1240。
图9(B)所示为输入/输出晶体管2200。输入/输出晶体管2200包括栅极区2210、栅极电介质层2220、LDD区2230、袋式注入区2240、重掺杂区2250和衬底2260。在一个实施例中，输入/输出晶体管2200是系统100、500、700、2810、2820和/或2830的输入/输出晶体管之一。例如，重掺杂区2250之一对应源极区120的掺杂区，且重掺杂区2250的另一个对应漏极区130的掺杂区。在另一例子中，重掺杂区2250之一对应掺杂区2732或2736，且重掺杂区2250的另一个对应源极区720的掺杂区。
图9(C)所示为结构2300。结构2300包括多晶硅区2310、电介质层2320、LDD区2330、袋式注入区2340、重掺杂区2350和衬底2360。在一个实施例中，结构2300是涉及多晶硅区140、410、420、430和/或540的横截面。例如多晶硅区1310对应多晶硅区140、410、420、430或540。在另一例子中，重掺杂区2350对应邻近多晶硅区140的源极区120的掺杂区。
图9(D)所示为结构2400。结构2400包括多晶硅区2410、电介质层2420、LDD区2430、袋式注入区2440、重掺杂区2450和衬底2460。在一个实施例中，结构2300是涉及多晶硅区740的横截面。例如多晶硅区1310对应多晶硅区740之一。在另一例子中，重掺杂区2250之一对应掺杂区2732或2736，且重掺杂区2250的另一个对应源极区720的掺杂区。
虽然以上示出了针对结构2100、2200、2300和2400使用选定元件组，可以有很多替换、修改和变化。例如一些元件可扩展和/或组合。其它元件可插入上述元件中。依赖于实施例，所述元件布置可与其它布置互换。元件的进一步细节在整个说明书中且特别是在以下说明。
如图9(A)、(B)和(C)所示，栅极区2110具有与多晶硅区2310相同的组成和相同的厚度。电介质层2120具有与电介质层2320相同的组成和相同的厚度。LDD区2130具有与LDD区2330相同的掺杂分布，且具有与LDD区2230不同的掺杂分布。例如，通过注入具有注入能量为3KeV且剂量为1.05×1015cm-3的砷离子形成LDD区2130与LDD区2330。注入方向垂直于衬底2160的表面或衬底2360的表面。在另一例子中，LDD区2230通过注入具有注入能量为10KeV且剂量为1.3×1014cm-3的磷离子形成。注入方向垂直于衬底2260的表面。
袋式注入区2140具有与袋式注入区2340相同的掺杂分布，且具有与袋式注入区2240不同的掺杂分布。例如，袋式注入区2140与袋式注入区2340通过注入具有注入能量为100KeV且剂量为4.0×1013cm-3的铟离子形成。注入方向离垂直于衬底2160的表面或衬底2360的表面的方向30度。在另一例子中，袋式注入区2140与袋式注入区2340通过注入具有注入能量为14KeV且剂量为1.0×1013cm-3的硼离子形成。注入方向离垂直于衬底2160的表面或衬底2360的表面的方向30度。在另一例子中，袋式注入区2240通过注入具有注入能量为130KeV且剂量为2.6×1013cm-3的铟离子形成。注入方向离垂直于衬底2260的表面的方向30度。在另一例子中，LDD区2130和袋式注入区2140的结深度与LDD区2330和袋式注入区2340的结深度相同。在另一例子中，LDD区2330和袋式注入区2340的结深度与LDD区2230和袋式注入区2240的结深度不同。在另一例子中，LDD区2330和袋式注入区2340的结掺杂分布比LDD区2230和袋式注入区2240的结掺杂分布陡。在另一例子中，LDD区2330和袋式注入区2340的结击穿电压在量值上比LDD区2230和袋式注入区2240的结击穿电压低。在另一例子中，重掺杂区2350和袋式注入区2340的结掺杂分布比重掺杂区2250和袋式注入区2240的结掺杂分布陡。在另一例子中，重掺杂区2350和袋式注入区2340的结击穿电压在量值上比重掺杂区2250和袋式注入区2240的结击穿电压低。在另一例子中，结构2100和2300由至少一些相同的制造工艺形成。
如图9(A)、(B)和(D)所示，栅极区2110具有与多晶硅区2410相同的组成和相同的厚度。电介质层2120具有与电介质层2420相同的组成和相同的厚度。LDD区2130具有与LDD区2430相同的结深度，且具有与LDD区2230不同的结深度。例如，LDD区2130与LDD区2430通过注入具有注入能量为3KeV且剂量为1.1×1015cm-3的砷离子形成。注入方向垂直于衬底2160的表面或衬底2460的表面。在另一例子中，LDD区2230通过注入具有注入能量为10KeV且剂量为1.3×1014cm-3的磷离子形成。注入方向垂直于衬底2260的表面。
袋式注入区2140具有与袋式注入区2440相同的掺杂分布，且具有与袋式注入区2240不同的掺杂分布。例如，袋式注入区2140与袋式注入区2440通过注入具有注入能量为100KeV且剂量为4.0×1013cm-3的铟离子形成。注入方向离垂直于衬底2160的表面或衬底2460的表面的方向30度。在另一例子中，袋式注入区2140与袋式注入区2440通过注入具有注入能量为14KeV且剂量为1.0×1013cm-3的硼离子形成。注入方向离垂直于衬底2160的表面或衬底2460的表面的方向30度。在另一例子中，袋式注入区2240通过注入具有注入能量为130KeV且剂量为2.6×1013cm-3的铟离子形成。注入方向离垂直于衬底2260的表面的方向30度。在另一例子中，LDD区2130和袋式注入区2140的结深度与LDD区2430和袋式注入区2440的结深度相同。在另一例子中，LDD区2430和袋式注入区2440的结深度与LDD区2230和袋式注入区2240的结深度不同。在另一例子中，LDD区2430和袋式注入区2440的结掺杂分布比LDD区2230和袋式注入区2240的结掺杂分布陡。在另一例子中，LDD区2430和袋式注入区2440的结击穿电压在量值上比LDD区2230和袋式注入区2240的结击穿电压低。在另一例子中，重掺杂区2450和袋式注入区2440的结掺杂分布比重掺杂区2250和袋式注入区2240的结掺杂分布陡。在另一例子中，重掺杂区2450和袋式注入区2440的结击穿电压在量值上比重掺杂区2250和袋式注入区2240的结击穿电压低。在另一例子中，结构2100和2400由至少一些相同的制造工艺形成。
在一些实施例中，结构2100、2200和2300是系统100、500、700、2810、2820和/或2830的部分。在某些实施例中，结构2100、2200和2400是系统700、2810、2820和/或2830的部分。
根据本发明的一个实施例，用于静电放电保护的系统包括第一晶体管，所述第一晶体管耦合到第一系统并包括第一栅极、位于第一栅极和第一衬底之间的第一电介质层、第一源极和第一漏极。第一系统包括或耦合到逻辑核心晶体管，且该逻辑核心晶体管包括第二栅极、位于第二栅极和第二衬底之间的第二电介质层、第二源极和第二漏极。第一晶体管从多个晶体管中选择，且多个晶体管包括多个栅极区、多个源极区和多个漏极区。多个栅极区中的每一个与多晶硅区相交。多晶硅区通过第三电介质层与第一衬底隔开，且至少多晶硅区的一部分位于有源区上。多晶硅区邻近第一掺杂区和第二掺杂区，且第一掺杂区和第二掺杂区以相反的电荷极性相关联。第二电介质层和第三电介质层与相同组成和相同厚度相关联，而第二栅极和多晶硅区与相同组成和相同厚度相关联。例如，系统根据图2、图3、图4、图8(A)、图9(A)、图9(B)、9(C)和/或图9(D)实现。
根据另一实施例，用于静电放电保护的系统包括第一晶体管，所述第一晶体管耦合到第一系统并包括第一栅极、位于第一栅极和第一衬底之间的第一电介质层、第一源极和第一漏极。第一系统包括或耦合到逻辑核心晶体管，且该逻辑核心晶体管包括第二栅极、位于第二栅极和第二衬底之间的第二电介质层、第二源极和第二漏极。第一晶体管从多个晶体管中选择，且多个晶体管包括多个栅极区、多个源极区和多个漏极区。第一衬底通过第一多个电介质层从第一多个多晶硅区隔离开，且每个第一多晶硅区的至少一部分位于有源区上。第一多个多晶硅区相互不直接接触。第一多个多晶硅区的每一个邻近第一掺杂区和第二掺杂区，且第一掺杂区和第二掺杂区以相反的电荷极性相关联。第二电介质层和第一多个电介质层与相同组成和相同厚度相关联，而第二栅极和第一多个多晶硅区与相同组成和相同厚度相关联。例如，系统根据图2、图5、图6、图8(B)、图8(C)、图9(A)、图9(B)、9(C)和/或图9(D)实现。
根据又一实施例，用于静电放电保护的系统包括第一晶体管，所述第一晶体管耦合到第一系统并包括第一栅极、位于第一栅极和第一衬底之间的第一电介质层、第一源极和第一漏极。第一系统包括或耦合到逻辑核心晶体管，且该逻辑核心晶体管包括第二栅极、位于第二栅极和第二衬底之间的第二电介质层、第二源极和第二漏极。第一晶体管从多个晶体管中选择，且多个晶体管包括多个栅极区、多个源极区和多个漏极区。第一衬底通过多个电介质层从多个多晶硅区隔离开，且多个多晶硅区在多个漏极区之一或多个源极区之一上。多个多晶硅区相互不直接接触，且多个多晶硅区的每一个与多个栅极区中的任一个不直接接触。多个多晶硅区的每一个邻近第一掺杂区和第二掺杂区，且第一掺杂区和第二掺杂区以相反的电荷极性相关联。第二电介质层和多个电介质层与相同组成和相同厚度相关联，而第二栅极和多个多晶硅区与相同组成和相同厚度相关联。例如，系统根据图2、图7(A)、图7(B)、图8(A)、图8(B)、图8(C)、图9(A)、图9(B)、9(C)和/或图9(D)实现。
本发明有各种优点。本发明的一些实施例改进了I/O ESD保护技术。例如，MOS晶体管的结击穿电压显著降低。在另一例子中，输入/输出晶体管可开始结击穿并因此防止或减少破坏以便自保护以免于ESD应力的影响。本发明的某实施例可有效延迟ESD应力电流到达栅极区的时间。例如，如图7(A)和(B)、图8(A)、(B)和(C)所示，形成在多晶硅区740之下的通道有显著的阻抗，其可增长电流路径。本发明的某实施例遵守ESD设计规则。例如，为了耗散由高密度ESD电流产生的大量热，ESD设计规则通常允许在栅极区和漏极接触之间相对大的间隔，如图7(A)和(B)、图8(A)、(B)和(C)所示。在另一例子中，间隔等于或大于1.72μm。所以，为了增加电流路径的长度并提高漏极阻抗而不违反ESD设计规则，多晶硅区740可插入到输入/输出晶体管的漏极区。本发明的某实施例提供了在涉及浮动和/或偏置多晶硅区的重掺杂区和袋式注入区之间的结掺杂分布，其比在输入/输出晶体管的重掺杂区和袋式注入区之间的结掺杂分布陡。例如，涉及浮动和/或偏置多晶硅区的重掺杂区和袋式注入区以与用于制成逻辑核心晶体管的重掺杂区和袋式注入区相同的注入工艺制成。本发明的某实施例提供了在涉及浮动和/或偏置多晶硅区的LDD区和袋式注入区之间的结掺杂分布，其比在输入/输出晶体管的LDD区和袋式注入区之间的结掺杂分布陡。例如，涉及浮动和/或偏置多晶硅区的LDD区和袋式注入区以与用于制成逻辑核心晶体管的LDD区和袋式注入区相同的注入工艺制成。本发明的某实施例使涉及浮动和/或偏置多晶硅区的结击穿电压比常规输入/输出晶体管的结击穿电压明显低。当ESD事件发生，较低的结击穿电压允许更快地开始结击穿，所以输入/输出晶体管可更有效地受到保护以不受ESD破坏。依赖于实施例，可以获得这些益处中的一个或多个。这些和其它益处将在整个说明书中且特别是在以下更详细地说明。
还应理解此处的例子和实施例仅用于说明目的且本领域技术人员可想到根据本发明的各种修改或改变，这些修改或改变应包括在本申请的精神和范围内和所附权利要求的范围内。

Claims (26)

1.一种用于静电放电保护的系统，该系统包括：
第一晶体管，耦合到第一系统并包括第一栅极、位于所述第一栅极和第一衬底之间的第一电介质层、第一源极和第一漏极，所述第一系统包括或耦合到逻辑核心晶体管，所述逻辑核心晶体管包括第二栅极、位于所述第二栅极和第二衬底之间的第二电介质层、第二源极和第二漏极；
其中：
所述第一晶体管从多个晶体管中选择，所述多个晶体管包括多个栅极区、多个源极区和多个漏极区；其中所述多个源极区和所述多个漏极区位于所述第一衬底中的有源区上，该有源区邻近至少所述第一衬底中的隔离区；
多个栅极区中的每一个与第一多晶硅区相交，所述第一多晶硅区通过第三电介质层与所述第一衬底隔开，且所述第一多晶硅区的至少一部分位于有源区上；
所述第一多晶硅区邻近第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区与相反的电荷极性相关联；
所述第二电介质层和所述第三电介质层与相同组成和相同厚度相关联；
所述第二栅极和所述第一多晶硅区与相同组成和相同厚度相关联。
2.如权利要求1所述的用于静电放电保护的系统，其中
所述第二漏极包括第三掺杂区和第四掺杂区，所述第三掺杂区和所述第四掺杂区与相反的电荷极性相关联；
所述第一掺杂区和所述第三掺杂区与相同的掺杂分布相关联；
所述第二掺杂区和所述第四掺杂区与相同的掺杂分布相关联。
3.如权利要求1所述的用于静电放电保护的系统，其中：
所述第一漏极包括第五掺杂区和第六掺杂区，所述第五掺杂区和所述第六掺杂区与相反的电荷极性相关联；
所述第一掺杂区和所述第二掺杂区形成与第一击穿电压有关的第一结；
所述第五掺杂区和所述第六掺杂区形成与第二击穿电压有关的第二结；
所述第一击穿电压在量值上低于所述第二击穿电压。
4.如权利要求1所述的用于静电放电保护的系统，且进一步包括第二多个多晶硅区，所述第二多个多晶硅区通过第四多个电介质层与所述第一衬底隔开。
5.如权利要求4所述的用于静电放电保护的系统，其中：
所述第二多个多晶硅区在所述多个漏极区之一或所述多个源极区之一上；
所述第二多个多晶硅区相互不直接接触；
所述第二多个多晶硅区的每一个与所述多个栅极区中的任一个不直接接触。
6.如权利要求1所述的用于静电放电保护的系统，其中在顶视图中所述第一多晶硅区至少部分位于所述有源区内并围绕所述多个源极区和所述多个漏极区。
7.如权利要求1所述的用于静电放电保护的系统，其中顶视图涉及所述第一衬底的表面，所述第三电介质层在该表面上。
8.如权利要求1所述的用于静电放电保护的系统，其中所述第一衬底和所述第二衬底是相同的。
9.一个用于静电放电保护的系统，该系统包括：
第一晶体管，耦合到第一系统并包括第一栅极、位于第一栅极和第一衬底之间的第一电介质层、第一源极和第一漏极，所述第一系统包括或耦合到逻辑核心晶体管，所述逻辑核心晶体管包括第二栅极、位于所述第二栅极和第二衬底之间的第二电介质层、第二源极和第二漏极；
其中：
所述第一晶体管从多个晶体管中选择，所述多个晶体管包括多个栅极区、多个源极区和多个漏极区；所述多个源极区和所述多个漏极区位于所述第一衬底中的有源区上，该有源区邻近至少所述第一衬底中的隔离区；
所述第一衬底通过第三多个电介质层与第一多个多晶硅区隔开，所述第一多个多晶硅区的至少一部分位于有源区上，所述第一多个多晶硅区相互不直接接触；
所述第一多个多晶硅区中的每一个邻近第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区与相反的电荷极性相关联；
所述第二电介质层和所述第三多个电介质层与相同组成和相同厚度相关联；
所述第二栅极和所述第一多个多晶硅区与相同组成和相同厚度相关联。
10.如权利要求9所述的用于静电放电保护的系统，其中：
所述第二漏极包括第三掺杂区和第四掺杂区，所述第三掺杂区和所述第四掺杂区与相反的电荷极性相关联；
所述第一掺杂区和所述第三掺杂区与相同的掺杂分布相关联；
所述第二掺杂区和所述第四掺杂区与相同的掺杂分布相关联。
11.如权利要求9所述的用于静电放电保护的系统，其中：
所述第一漏极包括第五掺杂区和第六掺杂区，所述第五掺杂区和所述第六掺杂区与相反的电荷极性相关联；
所述第一掺杂区和所述第二掺杂区形成与第一击穿电压有关的第一结；
所述第五掺杂区和所述第六掺杂区形成与第二击穿电压有关的第二结；
所述第一击穿电压在量值上低于所述第二击穿电压。
12.如权利要求9所述的用于静电放电保护的系统，其中所述第一多个多晶硅区中的每一个与所述多个栅极区的至少一个相交。
13.如权利要求9所述的用于静电放电保护的系统，其中所述第一多个多晶硅区中的每一个不与所述多个栅极区中的任一个相交。
14.如权利要求9所述的用于静电放电保护的系统，其中所述有源区由至少所述衬底中的隔离区围绕。
15.如权利要求9所述的用于静电放电保护的系统，且进一步包括第二多个多晶硅区，所述第二多个多晶硅区通过第四多个电介质层与所述第一衬底隔开。
16.如权利要求15所述的用于静电放电保护的系统，其中：
所述第二多个多晶硅区在所述多个漏极区之一或所述多个源极区之一上；
所述第二多个多晶硅区相互不直接接触；
所述第二多个多晶硅区的每一个与所述多个栅极区中的任一个不直接接触。
17.如权利要求9所述的用于静电放电保护的系统，其中：
在顶视图中所述第一多个多晶硅区中的每一个至少部分位于所述有源区中；
所述顶视图涉及所述第一衬底的表面；
所述第三多个电介质层在该表面上。
18.如权利要求17所述的用于静电放电保护的系统，其中：
所述第一多个多晶硅区中的每一个与所述多个栅极区中的至少一个相交；
在所述顶视图中所述第一多个多晶硅区和所述多个栅极区组成的结构围绕所述多个漏极区。
19.如权利要求17所述的用于静电放电保护的系统，其中：
所述第一多个多晶硅区中的每一个不与所述多个栅极区中的任一个相交；
在所述顶视图中所述第一多个多晶硅区和所述多个栅极区组成的结构围绕所述多个漏极区。
20.如权利要求9所述的用于静电放电保护的系统，其中所述第一衬底和所述第二衬底是相同的。
21.一种用于静电放电保护的系统，该系统包括：
第一晶体管，耦合到第一系统并包括第一栅极、位于所述第一栅极和第一衬底之间的第一电介质层、第一源极和第一漏极，所述第一系统包括或耦合到逻辑核心晶体管，所述逻辑核心晶体管包括第二栅极、位于所述第二栅极和第二衬底之间的第二电介质层、第二源极和第二漏极；
其中：
所述第一晶体管从多个晶体管中选择，所述多个晶体管包括多个栅极区、多个源极区和多个漏极区，其中所述多个源极区和所述多个漏极区位于所述第一衬底中的有源区上，该有源区邻近至少所述第一衬底中的隔离区；
所述第一衬底通过第三多个电介质层从多个多晶硅区隔离开，所述多个多晶硅区在所述多个漏极区之一或所述多个源极区之一上；
所述多个多晶硅区相互不直接接触，所述多个多晶硅区的每一个与所述多个栅极区中的任一个不直接接触；
所述多个多晶硅区的每一个邻近第一掺杂区和第二掺杂区，所述第一掺杂区和所述第二掺杂区与相反的电荷极性相关联；
所述第二电介质层和所述第三多个电介质层与相同组成和相同厚度相关联；
所述第二栅极和所述多个多晶硅区与相同组成和相同厚度相关联。
22.如权利要求21所述的用于静电放电保护的系统，其中：
所述第二漏极包括第三掺杂区和第四掺杂区，所述第三掺杂区和所述第四掺杂区与相反的电荷极性相关联；
所述第一掺杂区和所述第三掺杂区与相同的掺杂分布相关联；
所述第二掺杂区和所述第四掺杂区与相同的掺杂分布相关联。
23.如权利要求21所述的用于静电放电保护的系统，其中：
所述第一漏极包括第五掺杂区和第六掺杂区，所述第五掺杂区和所述第六掺杂区以相反的电荷极性相关联；
所述第一掺杂区和所述第二掺杂区形成与第一击穿电压有关的第一结；
所述第五掺杂区和所述第六掺杂区形成与第二击穿电压有关的第二结；
所述第一击穿电压在量值上低于所述第二击穿电压。
24.如权利要求21所述的用于静电放电保护的系统，其中所述多个多晶硅区在所述多个漏极区之一和所述多个源极区之一上。
25.如权利要求21所述的用于静电放电保护的系统，其中：
在顶视图中所述多个多晶硅区在所述多个漏极区之一或所述多个源极区之一中；
所述顶视图涉及所述第一衬底的表面；
所述第三多个电介质层在该表面上。
26.如权利要求21所述的用于静电放电保护的系统，其中：
所述多个多晶硅区在所述多个漏极区之一上；
所述多个漏极区之一包括多个掺杂区；
所述多个掺杂区中的每一个对应所述多个多晶硅区之一；
所述多个掺杂区相互不直接接触。
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