KR101127237B1 - 반도체 집적회로 - Google Patents

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Abstract

다수의 반도체 칩이 스택(stack)되는 반도체 집적회로에 관한 것으로, 반도체 칩과, 반도체 칩을 관통하는 칩관통비아와, 칩관통비아가 포함된 웰에 웰 바이어스를 인가하기 위한 웰 바이어싱 영역과, 칩관통비아의 주위에 칩관통비아와 이격되어 배치되며 칩관통비아가 포함된 웰에 예정된 바이어스를 인가하기 위한 가드 영역을 구비하는 반도체 집적회로를 제공한다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 집적회로에 관한 것이다.
일반적으로, 반도체 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(stack) 패키지에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 패키지에 의하면, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
스택 패키지는 크게 개별 반도체 칩들을 스택한 후에, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하는 방법으로 제조할 수 있으며, 스택 패키지의 개별 반도체 칩들은 금속 와이어 또는 관통 실리콘 비아(Through Silicon Via; TSV) 등을 통하여 전기적으로 연결된다. 특히, 관통 실리콘 비아를 이용한 스택 패키지는 반도체 칩 내에 관통 실리콘 비아를 형성해서 관통 실리콘 비아에 의해 수직으로 반도체 칩들 간에 물리적 및 전기적 연결이 이루어지도록 한 구조이다.
도 1a에는 종래의 제1 실시예에 의한 반도체 집적회로의 평면도가 도시되어 있고, 도 1b에는 도 1a의 A-A'선에 의한 측단면도가 도시되어 있고, 도 2a에는 종래의 제2 실시예에 의한 반도체 집적회로의 평면도가 도시되어 있고, 도 2b에는 도 2a의 B-B'선에 의한 측단면도가 도시되어 있다.
이때, 도 1a 내지 도 2b를 설명함에 있어, 설명의 편의를 위해 하나의 반도체 칩과 그 반도체 칩을 수직으로 관통하는 하나의 관통 실리콘 비아만을 예로 들어 설명하기로 한다.
먼저, 도 1a 및 도 1b을 참조하면, 반도체 칩(10)과, 그 반도체 칩(10)을 수직으로 관통하는 관통 실리콘 비아(12)가 구비된다. 반도체 칩(10)은 통상적으로 붕소(Boron) 등의 p형 불순물이 이온주입된 실리콘기판을 말하며, p-웰(Well)로 사용된다. 한편, 도면에 미도시되고 있지만, 반도체 칩(10)에 저전압(Low Voltage : VSS) 레벨의 웰 바이어스를 인가하기 위한 웰 바이어싱 영역이 구비된다. 관통 실리콘 비아(12)는 전도도가 큰 금속으로 이루어진다. 예컨대, 관통 실리콘 비아(12)는 구리(Cu)로 이루어진다.
다음, 도 2a 및 도 2b을 참조하면, p-웰(Well)로 사용되는 반도체 칩(20)과, 그 반도체 칩(20)을 수직으로 관통하는 관통 실리콘 비아(22)와, 관통 실리콘 비아(22)가 포함된 n-웰(24)이 구비된다. 여기서, 반도체 칩(20)은 붕소(Boron) 등의 p형 불순물이 이온주입된 실리콘기판을 말한다. 그리고, 관통 실리콘 비아(22)는 전도도가 큰 금속(예:구리)이 사용된다. 또한, n-웰(24)은 p-웰과 다른 불순물인 n형 불순물로 형성된 영역을 말한다. 한편, 도면에 미도시되고 있지만, 반도체 칩(20)에는 반도체 칩(20)에 저전압(Low Voltage : VSS) 레벨의 웰 바이어스를 인가하기 위한 웰 바이어싱 영역이 구비되고, n-웰(24)에도 도면에 미도시되고 있지만, n-웰(24)에 고전압(High Voltage : VDD) 레벨의 웰 바이어스를 인가하기 위한 웰 바이어싱 영역이 구비된다.
이와 같은 반도체 칩(10, 20)은 적어도 둘 이상 스택되어, 관통 실리콘 비아(12, 22)에 의해 상호 간의 신호 및 전원 등을 인터페이스 한다.
그러나, 상기와 같은 반도체 집적회로는 다음과 같은 문제점이 있다.
도 1a 및 도 1b를 다시 참조하면, 반도체 칩(10)과 관통 실리콘 비아(12) 사이에는 금속-반도체 접합이 형성되고 있다. 그렇기 때문에, 반도체 칩(10)과 관통 실리콘 비아(12) 사이에는 쇼트키 장벽 다이오드(Schottky Barrier Diode)라고 하는 기생 다이오드가 형성된다. 따라서, 반도체 칩(10)과 관통 실리콘 비아(12) 사이에는 쇼트키 장벽 다이오드를 통해 역방향 바이어스가 걸리도록 설계된다. 즉, 반도체 칩(10)에 접지전압(VSS)의 웰 바이어스를 인가함으로써, 관통 실리콘 비아(12)에 가장 낮은 전압인 접지전압(VSS)이 흐르더라도 쇼트키 장벽 다이오드를 통해 순방향 바이어스가 걸리지 않게 되는 것이다. 하지만, 관통 실리콘 비아(12)는 반도체 칩(10)을 관통하여 형성되기 때문에, 반도체 칩(10)의 면적은 줄어들고, 이로 인해 반도체 칩(10)의 저항은 커지게 된다. 이는 반도체 칩(10)을 하나의 저항체로 보면, 저항은 단면적에 반비례하기 때문이다. 이와 같이 반도체 칩(10)의 저항이 커지면, 반도체 칩(10)에 흐르는 바이어스 전압 레벨은 증가하게 된다.
이와 비슷하게, 도 2a 및 도 2b의 경우에도 n-웰(24)에 전원전압(VDD)의 웰 바이어스를 인가함으로써, 관통 실리콘 비아(22)에 가장 높은 전압인 전원전압(VDD)이 흐르더라도 쇼트키 장벽 다이오드를 통해 순방향 바이어스가 걸리지 않게 된다. 하지만, 이때에도 관통 실리콘 비아(22)는 n-웰(24)을 관통하여 형성되기 때문에, 상술한 바와 같이, n-웰(24)의 저항은 커지게 된다. 그러면, n-웰(24)에 흐르는 바이어스 전압 레벨은 감소하게 된다.
이와 같이 되면, 반도체 칩(10)과 관통 실리콘 비아(12) 사이 및 n-웰(24)과 관통 실리콘 비아(22) 사이에는 각각 쇼트키 장벽 다이오드를 통해 순방향 바이어스가 걸려, 전류 패스가 형성된다. 이때 전류 패스를 통해 미세한 전류가 흐르는 경우에는 전력 낭비, 신호의 전달 속도 감소 그리고 신호에 노이즈 유입 등이 발생하게 되고, 더 나아가서는, 전류 패스를 통해 과도한 전류가 흐르는 경우 래치업(Latch up) 현상이 발생하여 반도체 칩(10, 20)의 불량을 초래하는 문제점이 있다.
이에 따라, 종래에는 상기와 같은 문제점을 해결하기 위하여 반도체 칩(10) 및 n-웰(24)에 관통 실리콘 비아(12, 22)를 형성시킬 때, 그 사이에 절연막을 일정 두께 이상으로 형성시키거나, 또는 임플란트를 주입하는 공정 등을 실시하였다. 이러한 경우, 공정 스텝이 증가하게 되고, 결국 반도체 집적회로의 생산 시간 및 생산 비용을 증가시키게 된다.
본 발명은 반도체 집적회로의 생산 시간 및 생산 비용을 절감하면서도 금속-반도체 접합부에 형성되는 전류 패스를 미연에 방지하기 위한 반도체 집적회로를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 반도체 칩과, 반도체 칩을 관통하는 칩관통비아와, 칩관통비아가 포함된 웰에 웰 바이어스를 인가하기 위한 웰 바이어싱 영역과, 칩관통비아의 주위에 칩관통비아와 이격되어 배치되며 칩관통비아가 포함된 웰에 예정된 바이어스를 인가하기 위한 가드 영역을 구비한다.
본 발명의 다른 측면에 따르면, 본 발명은 반도체 칩과, 반도체 칩을 관통하는 칩관통비아와, 표면상으로 칩관통비아를 포함하는 웰과, 웰에 웰 바이어스를 인가하기 위한 웰 바이어싱 영역과, 웰 표면 부분에 칩관통비아와 이격되도록 칩관통비아의 주위를 둘러싸는 하나의 패턴으로 배치되며, 웰과 같은 도전형 불순물이 도핑되어 예정된 바이어스를 인가받는 가드 영역을 구비한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 반도체 칩과, 반도체 칩을 관통하는 칩관통비아와, 표면상으로 칩관통비아를 포함하는 웰과, 웰에 웰 바이어스를 인가하기 위한 웰 바이어싱 영역과, 웰 표면 부분에 상기 칩관통비아와 이격되도록 칩관통비아의 주위를 둘러싸는 다수의 섬 패턴으로 배치되며, 각각의 섬 패턴은 웰과 같은 도전형 불순물이 도핑되어 예정된 바이어스를 인가받는 가드 영역을 구비한다.
본 발명은 반도체 칩에 관통 실리콘 비아(TSV)가 형성됨에 따라 금속-반도체 접합이 이루어지는 부분에 예정된 전압 레벨을 인가하기 위한 가드 영역을 추가로 형성하여, 금속-반도체 접합부 사이에 형성될 수 있는 전류 패스를 미연에 방지할 수 있는 효과가 있다.
아울러, 종래와 같이 금속-반도체 접합부에 절연막을 형성시키거나 또는 추가적인 임플란트를 주입하는 공정 등을 실시하지 않아도 되기 때문에, 생산 시간 및 생산 비용을 절감시킬 수 있는 효과도 있다.
따라서, 반도체 집적회로의 동작 신뢰도 및 안정성을 향상시킬 수 있고, 동종 제품에서 경쟁력을 확보할 수 있는 효과를 기대할 수 있다.
도 1a는 종래의 제1 실시예에 의한 반도체 칩의 평면도.
도 1b는 도 1a의 A-A'선에 의한 측단면도.
도 2a는 종래의 제2 실시예에 의한 반도체 칩의 평면도.
도 2b는 도 2a의 B-B'선에 의한 측단면도.
도 3a는 본 발명의 제1 실시예에 의한 반도체 칩의 평면도.
도 3b는 도 3a의 C-C'선에 의한 측단면도.
도 4는 도 3a의 가드 영역의 다른 형태를 보인 반도체 칩의 평면도.
도 5는 도 3a의 가드 영역의 또 다른 형태를 보인 반도체 칩의 평면도.
도 6a는 본 발명의 제2 실시예에 의한 반도체 칩의 평면도.
도 6b는 도 6a의 D-D'선에 의한 측단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 반도체 집적회로를 구성하기 위해 스택(stack)되는 다수의 반도체 칩 중 하나의 반도체 칩만을 예로 들어 설명한다.
도 3a에는 본 발명의 제1 실시예에 의한 반도체 칩의 평면도가 도시되어 있고, 도 3b에는 도 3a의 C-C'선에 의한 측단면도가 도시되어 있고, 도 4에는 도 3a의 가드 영역의 다른 형태를 보인 반도체 칩의 평면도가 도시되어 있고, 도 5에는 도 3a의 가드 영역의 또 다른 형태를 보인 반도체 칩의 평면도가 도시되어 있다.
도 3a 및 도 3b를 참조하면, 반도체 집적회로에는 반도체 칩(100)과, 반도체 칩(100) 내부를 수직으로 관통하는 관통 실리콘 비아(TSV : Though Silicon Via)(102)와, 관통 실리콘 비아(102)의 주위에 관통 실리콘 비아(102)와 이격되어 배치되며 반도체 칩(100)에 예정된 바이어스를 인가하기 위한 가드 영역(104)이 구비된다.
반도체 칩(100)은 통상적으로 붕소(Boron) 등의 p형 불순물이 이온주입된 실리콘기판을 말하며, p-웰(Well)로 사용된다. 이하에서는 반도체 칩(100)을 p-웰이라 칭한다.
관통 실리콘 비아(102)는 스택된 반도체 칩(도면에 미도시) 상호 간의 신호 및 전원 등을 인터페이스 하는 역할을 수행하는 것으로, 전도도가 큰 금속, 예컨대 구리(Cu)로 이루어진다.
가드 영역(104)은 관통 실리콘 비아(102)의 주위를 둘러싸는 다각형 형태로 배치되며, p-웰(100)과 동일한 불순물이 도핑되어 형성된다. 여기서, p-웰(100)과 가드 영역(104)은 불순물의 농도가 서로 다르게 도핑된다. 더욱 자세하게는, p-웰(100)은 저농도의 p형 불순물(p-)이 도핑되고, 가드 영역(104)은 고농도의 p형 불순물(p+)이 도핑된다. 따라서 p-웰(100)과 가드 영역(104)은 동일한 물질로 도핑되기 때문에, p-웰(100)과 가드 영역(104)은 쇼트(short) 상태가 되며, 가드 영역(104)을 통해 접지전압(VSS)이 인가되어 관통 실리콘 비아(102) 주위의 p-웰(100)에 접지전압(VSS)의 강력한 바이어스가 걸리게 된다. 한편, 가드 영역(104)은 다각형 형태 이외에도, 도 4에 도시된 바와 같이 관통 실리콘 비아(102) 주위를 둘러싸는 링 형태의 가드 영역(104')이 구비될 수 있고, 도 5에 도시된 바와 같이 관통 실리콘 비아(102) 주위를 둘러싸는 섬(Island) 형태로 다수의 가드 영역(104'')이 구비될 수도 있다.
한편, 도면에는 미도시되어 있지만, 통상적으로 p-웰(100)에 접지전압(VSS) 레벨의 웰 바이어스를 인가하기 위한 웰 바이어싱 영역이 더 구비된다. 이러한 웰 바이어싱 영역은 관통 실리콘 비아(102)가 포함된 반도체 칩(100)에 구비된 MOS 트랜지스터에 바디 바이어스를 인가하기 위한 바디 바이어싱 영역을 말한다.
상기와 같은 구성을 가지는 반도체 집적회로는 p-웰(100)의 내부를 관통 실리콘 비아(102)가 관통함에 따라 P-웰(100)의 단면적이 작아져 p-웰(100)의 저항이 상승하게 되고, 이로 인해 p-웰(100)에 인가되는 웰 바이어스의 전압 레벨(VSS)이 상승하게 된다. 이때, 종래에는 p-웰(100)에 인가되는 전압 레벨이 관통 실리콘 비아(102)에 흐르는 전압 레벨보다 높은 경우에는 p-웰(100)과 관통 실리콘 비아(102)와의 접합부에 형성되는 기생 다이오드 - 쇼트키 장벽 다이오드(Schottky Barrier Diode) - 를 통해 순방향의 바이어스가 흐르는 전류 패스가 형성되어, 반도체 집적회로의 불량을 초래하였으나, 본 발명의 제1 실시예에 따르면, 관통 실리콘 비아(102)의 주위는 가드 영역(104)에 의해 접지전압(VSS)이 바이어스되고 있기 때문에, p-웰(100)과 관통 실리콘 비아(102)와의 접합부에 형성되는 기생 다이오드 - 쇼트키 장벽 다이오드(Schottky Barrier Diode) - 에는 역방향 바이어스가 유지되어, 전류 패스 형성이 원천적으로 방지된다.
도 6a에는 본 발명의 제2 실시예에 의한 반도체 칩의 평면도가 도시되어 있고, 도 6b에는 도 6a의 D-D'선에 의한 측단면도가 도시되어 있다.
본 발명의 제2 실시예는, 제1 실시예에 비해 반도체 칩의 표면에 반도체 칩과 다른 불순물로 형성된 웰이 구비되고, 그 웰을 관통하여 관통 실리콘 비아가 구비되는 일예이다.
도 6a 및 도 6b를 참조하면, 반도체 집적회로에는 반도체 칩(200)과, 반도체 칩(200) 내부를 관통하는 관통 실리콘 비아(202)와, 표면상으로 관통 실리콘 비아(202)를 포함하는 웰(204)과, 웰(204) 표면 부분에 관통 실리콘 비아(202)와 이격되어 배치되며 웰(204)에 예정된 바이어스를 인가하기 위한 가드 영역(206)이 구비된다.
반도체 칩(200)은 붕소(Boron) 등의 p형 불순물이 이온주입된 실리콘기판을 말하며, p-웰로 사용된다. 이하에서는 반도체 칩(200)을 p-웰이라 칭한다.
관통 실리콘 비아(202)는 스택된 반도체 칩(도면에 미도시) 상호 간의 신호 및 전원 등을 인터페이스 하는 역할을 수행하는 것으로, 전도도가 큰 금속, 예컨대 구리(Cu)가 사용된다.
웰(204)은 p-웰(200)과 다른 불순물로 형성된 n-웰이며, 이하에서는 웰(204)을 n-웰이라 칭한다.
가드 영역(206)은 관통 실리콘 비아(202)의 주위를 둘러싸는 다각형 형태로 배치되며, n-웰(204)과 동일한 불순물이 도핑되어 형성된다. 이때, n-웰(204)과 가드 영역(206)은 불순물의 농도가 서로 다르게 도핑되며, 더욱 자세하게는 n-웰(204)은 저농도의 n형 불순물(n-)이 도핑되고, 가드 영역(206)은 고농도의 n형 불순물(n+)이 도핑된다. 따라서 n-웰(204)과 가드 영역(206)은 동일한 물질로 도핑되기 때문에, n-웰(204)과 가드 영역(206)은 쇼트(short) 상태가 되며, 가드 영역(206)을 통해 전원전압(VDD)이 인가되어 관통 실리콘 비아(202) 주위의 n-웰(204)에 전원전압(VDD)의 강력한 바이어스가 걸리게 된다. 한편, 가드 영역(206)은 다각형 형태로 배치되는 것으로 설명하였으나, 반드시 그러한 것은 아니고, 관통 실리콘 비아(202) 주위를 둘러싸는 하나의 링 형태로 구비되거나 또는 다수의 섬(Island) 형태로 구비될 수도 있다(도 4 및 도 5 참조).
한편, 도면에는 미도시되어 있지만, 통상적으로 p-웰(200)에 접지전압(VSS) 레벨의 웰 바이어스를 인가하기 위한 제1 웰 바이어싱 영역과, 통상적으로 관통 실리콘 비아(202)가 포함된 n-웰(204)에 전원전압(VDD) 레벨의 웰 바이어스를 인가하기 위한 제2 웰 바이어싱 영역이 더 구비된다.
상기와 같은 구성을 가지는 반도체 집적회로는 n-웰(204) 내부에 관통 실리콘 비아(202)가 구비됨에 따라 n-웰(204)의 저항이 상승하게 되고, 이로 인해 n-웰(204)에 인가되는 웰 바이어스의 전압 레벨(VDD)이 감소하게 된다. 이때, 종래에는 n-웰(204)에 인가되는 전압 레벨이 관통 실리콘 비아(202)에 흐르는 전압 레벨보다 낮아지는 경우에는 n-웰(204)과 관통 실리콘 비아(202)와의 접합부에 형성되는 기생 다이오드 - 쇼트키 장벽 다이오드(Schottky Barrier Diode) - 를 통해 순방향의 바이어스가 흐르는 전류 패스가 형성되어, 반도체 집적회로의 불량을 초래하였으나, 본 발명의 제2 실시예에 따르면, 관통 실리콘 비아(202)의 주위는 가드 영역(206)에 의해 전원전압(VDD)이 바이어스되고 있기 때문에, n-웰(204)과 관통 실리콘 비아(202)와의 접합부에 형성되는 기생 다이오드 - 쇼트키 장벽 다이오드(Schottky Barrier Diode) - 에는 역방향 바이어스가 유지되어, 전류 패스 형성이 원천적으로 방지된다.
이와 같은 본 발명의 제1 및 제2 실시예에 따르면, 금속-반도체 접합부 사이에 형성될 수 있는 전류 패스를 원천적으로 방지할 수 있어, 반도체 집직회로의 불량을 최소화할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명에 도시된 반도체 칩은 p-웰로 구성되는 것을 예로 들어 설명하고 있지만, 반드시 그러한 것은 아니고, 반도체 칩이 n-웰로 구성되며, 아울러 n-웰 표면에 p-웰이 구비된 반도체 칩에도 본 발명이 적용 가능함은 당연하다.
100 : 반도체 칩(p-웰) 102 : 관통 실리콘 비아(TSV)
104 : 가드 영역

Claims (16)

  1. 반도체 칩;
    상기 반도체 칩을 관통하는 칩관통비아;
    상기 칩관통비아가 포함된 웰에 웰 바이어스를 인가하기 위한 웰 바이어싱 영역; 및
    상기 칩관통비아의 주위에 상기 칩관통비아와 이격되어 배치되며, 상기 칩관통비아가 포함된 웰에 예정된 바이어스를 인가하기 위한 가드 영역
    을 구비하는 반도체 집적회로.
  2. 제1항에 있어서,
    상기 웰 바이어스와 상기 예정된 바이어스는 동일한 전압 레벨을 가지는 반도체 집적회로.
  3. 반도체 칩;
    상기 반도체 칩을 관통하는 칩관통비아;
    표면상으로 상기 칩관통비아를 포함하는 웰;
    상기 웰에 웰 바이어스를 인가하기 위한 웰 바이어싱 영역; 및
    상기 웰 표면 부분에 상기 칩관통비아와 이격되도록 상기 칩관통비아의 주위를 둘러싸는 하나의 패턴으로 배치되며, 상기 웰과 같은 도전형 불순물이 도핑되어 예정된 바이어스를 인가받는 가드 영역
    을 구비하는 반도체 집적회로.
  4. 제3항에 있어서,
    상기 가드 영역은 상기 칩관통비아 주위를 둘러싸는 링 형태로 배치되는 도핑 영역인 반도체 집적회로.
  5. 제3항에 있어서,
    상기 가드 영역은 상기 칩관통비아 주위를 둘러싸는 다각형 형태로 배치되는 도핑 영역인 반도체 집적회로.
  6. 제3항에 있어서,
    상기 웰은 p-웰이며, 상기 예정된 바이어스는 접지전압(VSS)인 반도체 집적회로.
  7. 제6항에 있어서,
    상기 웰은 저농도 p형 불순물로 도핑되고, 상기 가드 영역은 고농도 p형 불순물로 도핑되는 반도체 집적회로.
  8. 제3항에 있어서,
    상기 웰은 n-웰이며, 상기 예정된 바이어스는 전원전압(VDD)인 반도체 집적회로.
  9. 제8항에 있어서,
    상기 웰은 저농도 n형 불순물로 도핑되고, 상기 가드 영역은 고농도 n형 불순물로 도핑되는 반도체 집적회로.
  10. 제3항에 있어서,
    상기 칩관통비아는 관통 실리콘 비아(TSV : Through Silicon Via)인 반도체 집적회로.
  11. 반도체 칩;
    상기 반도체 칩을 관통하는 칩관통비아;
    표면상으로 상기 칩관통비아를 포함하는 웰;
    상기 웰에 웰 바이어스를 인가하기 위한 웰 바이어싱 영역; 및
    상기 웰 표면 부분에 상기 칩관통비아와 이격되도록 상기 칩관통비아의 주위를 둘러싸는 다수의 섬 패턴으로 배치되며, 각각의 섬 패턴은 상기 웰과 같은 도전형 불순물이 도핑되어 예정된 바이어스를 인가받는 가드 영역
    을 구비하는 반도체 집적회로.
  12. 제11항에 있어서,
    상기 웰은 p-웰이며, 상기 예정된 바이어스는 접지전압(VSS)인 반도체 집적회로.
  13. 제12항에 있어서,
    상기 웰은 저농도 p형 불순물로 도핑되고, 상기 가드 영역은 고농도 p형 불순물로 도핑되는 반도체 집적회로.
  14. 제11항에 있어서,
    상기 웰은 n-웰이며, 상기 예정된 바이어스는 전원전압(VDD)인 반도체 집적회로.
  15. 제14항에 있어서,
    상기 웰은 저농도 n형 불순물로 도핑되고, 상기 가드 영역은 고농도 n형 불순물로 도핑되는 반도체 집적회로.
  16. 제11항에 있어서,
    상기 칩관통비아는 관통 실리콘 비아(TSV : Through Silicon Via)인 반도체 집적회로.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101242614B1 (ko) * 2010-12-17 2013-03-19 에스케이하이닉스 주식회사 반도체 집적회로
KR102013770B1 (ko) * 2012-08-30 2019-08-23 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US9082781B2 (en) 2013-10-03 2015-07-14 International Business Machines Corporation Semiconductor article having a zig-zag guard ring and method of forming the same
US9543232B2 (en) 2015-01-21 2017-01-10 Mediatek Inc. Semiconductor package structure and method for forming the same
CN114188311A (zh) * 2020-09-15 2022-03-15 联华电子股份有限公司 半导体结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060060934A1 (en) 2004-09-17 2006-03-23 Wai-Yi Lien Method and structure for isolating substrate noise
KR100826979B1 (ko) 2006-09-30 2008-05-02 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
JP2009088336A (ja) 2007-10-01 2009-04-23 Shinko Electric Ind Co Ltd 配線基板

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
KR100855558B1 (ko) * 2007-07-02 2008-09-01 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060060934A1 (en) 2004-09-17 2006-03-23 Wai-Yi Lien Method and structure for isolating substrate noise
KR100826979B1 (ko) 2006-09-30 2008-05-02 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
JP2009088336A (ja) 2007-10-01 2009-04-23 Shinko Electric Ind Co Ltd 配線基板

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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