JPS60103660A - 半導体基板の基板電圧発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、広義には半導体基板上に形成した回路を開
示するものであり、特に大規模集積回路（ＬＳＩ）にお
ける基板電圧発生装置の改良に関するものである。

［従来技術］ ＬＩＳチップの半導体基板は、その基板上に設けた回路
が信号の発生や処理の動作を適正に行なうための基準電
圧を与えるように、回路の動作部分に対して所定の基準
電位に保たれていなければならない。現存する基板電圧
発生装置は、典型的には、基板に対する電荷の最大電流
として約２０μＡを出力する。しかし集積回路における
デバイスの個数や集積密度が増大してくると、基板から
の拡散漏洩電流が重大な要因となる。すなわち、超大規
模集積回路（ＶＬＳＩ）において所望の基板電圧を維持
しようとするなら、基板電圧発生装置が占める面積を増
大せざるを得す、従って集積回路チップ上のきわめて貴
重な使用可能領域のうちの広い面積をこの基板電圧発生
装置が徒らに占めてしまうことになる。そのような典型
的な基板電圧発生回路の従来例は、米国特許第３７９０
８１２号、第３８０６７４．１号及び第４２０８５９５
号に開示されている。これらの従来技術の回路は、集積
密度が低く、すなわち拡散漏洩電流が比較的小さいよう
な集積回路においては十分に良好に動作するのだが、最
近のＶＬＳＩチップにおいては、使用できる基板上の面
積が小さいので、そのチップに必要な、がなり高い程度
の基板電荷の汲み上げ能力をみたすことはできないので
ある。

［発明が解決しようとする問題点］ この発明の目的は、改良された基板電圧発生装置を提供
することにある。

この発明の他の目的は、集積回路が占める単位面積あた
りに、比較的大きい値の電流を供給することのできる基
板電圧発生装置を提供することにある。

［問題点を解決するための手段］ 本発明の目的、特徴、及び長所は以下に開示する改良さ
れた基板電圧発生装置によって達成される。

ここで開示する基板電圧発生装置は、従来のものよりも
、単位面積の回路に対して１．５倍の電流を供給するこ
とができる。すなわち、単位面積あたりの高い静電容量
をもち三重プレート構造の３− ポンピング用コンデンサを用いた手段と、基板電圧発生
装置の電荷ボンピング回路のまわりのガードリングとし
て電流沈降用デバイスのソース拡散領域またはトレイン
拡散領域を利用するという技術を用いてスペースを節約
することとによって上記の効果は達成されるのである。

この発明の基板電圧発生装置の他の特徴は、かなりの量
の拡散漏洩電流をもつ大型のＶＬＳＩチップにおいても
、比較的大きな電流を供給することでその基板電圧を維
持することを可能としたことにある。

また、従来使用されていた電界効果（Ｆ　Ｅ　Ｔ）ポン
ピングダイオードのかわりに、本来的にＰＮ接合を備え
たダイオードを有効利用することにより、基板電圧発生
装置の一層のスペース節約がはかられる。さらにまた、
基板電圧発生装置の単位面積あたりの電荷汲み上げ容量
を高めるという特徴は、電荷ボンピング用コンデンサに
直列に結合した余分な容量部分を低減することによって
実現される。尚、その余分な容量の低減は、従来のＦＥ
Ｔダイオードと、そのダイオードに接続したソ４− 一ス拡散領域とを除去することにより達成される。

上述した全ての特徴を実現することにより、基板電圧発
生装置は、かなり大きい拡散漏洩電流をもつ大型のＶＬ
ＳＩチップにおいて適正な基板バイアス電圧を維持する
のに必要なだけの、比較的大きな電流を供給する一方、
基板電圧発生装置自身が占めるスペースは低減されるの
である。

［実施例］ 第１図は、基板電圧発生装置の回路の概略ブロック図で
あって、同図において、ＦＥＴコンデンサＴ１は、第５
図波形Ａで示すような周期的な波形信号を入力するため
の入力ゲート端子Ａを備えている。そのＦＥＴコンデン
サＴ１は単位面積あたりの容量を増大した三重プレート
ＭＯ８（金属酸化半導体）容量領域を有しており、その
詳細な図は第４図に示しである。そのＦＥＴコンデンサ
Ｔ１は第３図に示すような平面配置であり、その構造的
配置は好適には、第２図の断面図で示される。

ＦＥＴコンデンサＴ１の入力ゲート端子Ａに入力される
周期的な波形信号は典型的には１−０Ｍ１（ｚの方形波
であり、この信号によって基板電圧発生装置が駆動され
る。ＦＥＴコンデンサＴ１のもう一方の端子は符号Ｂで
示してあり、電流沈降用ＦＥＴデバイスＴ２のドレイン
とゲートの両方に接続されている。電流沈降用ＦＥＴデ
バイスＴ２のソース拡散領域はアース端子に接続されて
いる。

尚、電流沈降用ＦＥＴデバイスＴ２のソース拡散領域４
０（第２図）は、本来のソースとしての役割の他、第３
図に示すように基板電圧発生装置の回路のまわりをとり
囲む絶縁リングとしての第２の機能も備えている。

第１図の基板電圧発生装置の回路において、端子Ｂはま
たＰＮ接合のダイオードＤ３のカソードに接続されてお
り、このダイオードＤ３は拡散領域を端子Ｂで基板に接
続することにより形成される。ダイオードＤ３のアノー
ドは符号Ｃで示してあり、この基板電圧発生装置の出力
端子となるものである。またダイオードＤ３のアノード
端子Ｃは負の電流を集積回路チップのまわりに分散し、
以て基板に対して所望の負のバイアス電圧をつくり出す
ための電流経路をあたえる。この本来的なＰＮ接合のダ
イオードＤ３は、端子Ｂの全ての拡散領域に直接隣接す
るよう−に基板の接点に金属を配置することによってそ
の性能を有効に利用できる。すなわち、この構成によっ
てＰＮ接合と端子Ｂとの直列抵抗を最小に抑えることが
できるのである。

また、端子Ｂの電圧は、第５図の波形Ｂで示すように、
端子Ａから入力する波形の変化に対応して変化する。端
子Ｂの電圧が、ＰＮ接合ダイオードＤ３を流れる電流が
順方向となる程度に十分に低くなると、正の電流が端子
Ｃから端子Ｂへと導かれ、こうして第５図Ｃで示す波形
の基板電圧Ｖｓｘに対応する負電荷の移行が生じる。

ＦＥＴコンデンサデバイスＴ１は、基板電圧発生装置に
おいて電荷ポンピングコンデンサとして働く。ＦＥＴコ
ンデンサＴ１はデプレッションモードのデバイスであり
、そのドレインはソースに接続しである。そうして、そ
のゲートと、ドレイ７− ン及びソースの間の反転層がコンデンサＣ１を形成する
。電流沈降用ＦＥＴデバイスＴ２は、端子Ｂからアース
端子への電流しか許容されていないときはダイオードと
して動作する。（尚このとき、負のしきい値効果によっ
てデバイスＴ２を通過する微少な逆流電流が存在するこ
とがある。すなわち、電流沈降用デバイスＴ２のソース
、すなわち端子Ｂの電位が基板電圧Ｖｓｘよりも下がる
とそのような微少な逆流電流が生じる。この余剰な逆流
電流は、ダイオードＤ３を有効に動作させて端子Ｂにお
ける負方向の電圧のシフトを低減することによって低い
値に抑えることができる。）ＰＮ接合ダイオードＤ３は
基板の端子Ｃから端子Ｂへの電流のみを許容するように
はたらく。そうして端子Ａの入力波形電圧が上昇してく
ると、電子は電流沈降用ＦＥＴデバイスＴ２を介して、
アース端子りから端子Ｂへと吸い上げられ、こうしてＦ
ＥＴコンデンサＴ１には電荷かたくわえられる。そのあ
と、端子Ａの入力波形電圧が下降すると、端子Ｂに存在
する電子は、ダイオードＤ３が順方向＝８− にバイアスされている限りは、ダイオードＤ３を介して
基板端子Ｃへと追い出される。このことにより、端子Ｃ
における基板電圧Ｖｓｘは、アース端子りに対しである
適正な負の電位に保たれるのである。

さて、ＦＥＴコンデンサデバイスＴ１をもつと詳しく説
明すると、第４図には、単位面積あたりの容量を増大し
た三重プレートＭＯＳコンデンサを示しである。同図に
おいて、Ｐ形シリコン基板２１にはソース拡散領域２２
とドレイン拡散領域２４とが設けられており、このどち
らの領域もＮ形の導電性を示す。ソース拡散領域２２と
ドレイン拡散領域２４との間にはＮ形のイオン打ち込み
領域２６が設けられており、この領域２６がＭＯＳデバ
イスＴ１のデプレッションモードを形成する。ソース拡
散領域２２とドレイン拡散領域２４の間のチャネル領域
上にはゲート酸化層２８が被着されている。また、ゲー
ト酸化層２８上には多結晶シリコンからなるゲート電極
３０が配置されている。そして、多結晶シリコンゲート
電極３０とＮ型イオン打ち込み領域２６という、二つの
実質的に平行な層の間にデバイスＴ１の容量ｃ１が存在
する、という訳である。多結晶シリコンゲート電極３０
の上には二酸化シリコン層３２が設けられてなり、また
、二酸化シリコン層３２の上には金属層３４が設けられ
てなり、この金属層３４はソース拡散領域２２とドレイ
ン拡散領域２４の間の電気的接続をはかる。

尚、金属層３４と多結晶シリコン３ｏとの間には二酸化
シリコン層３２を介して容量ｃ２が存在する。そして、
金属層３４によってソース拡散領域２２とドレイン拡散
領域２４とを電気的に接続したことにより、金属層３４
とＮ形イオン打ち込み領域２６とは電気的に共通になり
、これらは三重プレートコンデンサの外側の２つのプレ
ートとしての働きをもつ。また、第３の内側のプレート
は多結晶シリコンゲート電極３０で構成される。

このようにすると、電荷ポンピングコンデンサＴ１単位
面積あたりの容量はＣ１の単位面積あたりの容量と、Ｃ
２の単位面積あたりの容量の和に等しい。

そこで、電荷ポンピングコンデンサＴ１の単位面積あた
りの容量を増大させることは次の点において重要である
。すなわち、アース端子りがら端子Ａに入力する波形信
号に応じてデバイスＴ２を介して端子Ｂに汲み上げる電
荷の量は、電荷ポンピング・コンデンサＴ１の容量に比
例するのである。従って、三重プレートコンデンサＴ１
の単位面積あたりの容量を増大させることにより、端子
Ａにおける波形信号の任意の振幅に応じて汲み上げられ
る電荷の量は相当に増大することになる。

すなわち、本発明の基板電圧発生装置の基板上に占める
単位面積あたりの電荷汲み上げ能力は従来のものよりも
かなり増強されている。典型的なＦＥＴの製造工程によ
り製造した三重プレート構造のコンデンサは、従来の二
重プレート構造のコンデンサよりもその単位面積あたり
の容量において少くとも約１０％は増加するであろう。

チップ上に設けた論理回路を基板電圧発生装置の近傍で
正常に動作させるためには、基板電圧発１１− 主装置のそばの基板中に過剰な負の電荷を蓄積させない
ことが重要である。このことは、典型的には、絶縁リン
グを基板電圧発生装置のまわりに張り巡らすことによっ
て防止される。従来技術における絶縁リングは、典型的
には逆向きにバイアスされたＰＮ接合からなるリング状
の包囲体であった。そして従来技術においては、絶縁リ
ングは基板電圧発生装置の占める基板上の全面積のうち
の相当な部分を占め、このため基板電圧発生装置の占め
ることのできる面積が限定されてしまうことから単位面
積あたりの電荷汲み上げ能力の低下を招いたのである。

この問題は、しかし電流沈降用ＦＥＴデバイスのソース
拡散領域４０を、本来のソースとしての機能のみならず
基板電圧発生装置のＰＮ接合絶縁リングとしても兼用さ
せるようにした本願の基板電圧発生装置により克服され
たのである。このことは、第３図を参照することによっ
て一層明確に理解することができるだろう。すなわち第
３図には、基板電圧発生装置のほぼ全体をとり囲むＦＥ
１２− ＴデバイスＴ２の形状が示されている。ＦＥＴデバイス
Ｔ２は第３図の基板電圧発生装置の周縁部をほぼ完全に
包み込むＮ形の拡散領域４０で形成されている。第２図
に示した断面図は拡散領域４０の相対的配置をあられす
ものである。電流沈降用ＦＥＴデバイスＴ２のドレイン
４６は、第３図に示しであるように、拡散領域４０と平
行して基板電圧発生装置の端縁のまわりに延長された拡
散領域４６によって形成されている。多結晶シリコンゲ
ート電極４４は、電流沈降ＦＥＴデバイスＴ２のソース
拡散領域４０とドレイン拡散領域４６との間に位置する
Ｐ型半導体基板中のチャネル領域とはゲート絶縁層によ
って電気的に離隔されている。尚、はとんどの基板電圧
発生装置には、電荷ポンピング回路に対する電子のソー
スとしての働らきを行なうソース端子をもつ電流沈降用
ＦＥＴデバイスが必要であるから、ソース拡散領域４０
が占める面積は従来の基板電圧発生装置もまた占めてい
たはずである。ところが、本発明によれは、ソース拡散
領域４０に、基板電圧発生装置のだめの絶縁用ＰＮ接合
リングとしての機能を併せ持たせたことにより、第３図
の回路全体が占める面積は、従来の基板電圧発生装置に
必要な面積よりも相当に低減される。典ｉ的には、従来
の基板電圧発生装置と同一の電荷ボンピング能力を与え
るために、本願の基板電圧発生装置の占める面積を従来
のものに対して少くとも約２５％削減できるのである。

ところで、第２図、第３図に示されているように、複数
の部分からなるＦＥＴコンデンサデバイスは、回路の絶
縁リング４０によって仕切られる領域内においてＴｌ（
第３図）で与えることができる。Ｔ１の第１部分のＦＥ
Ｔコンデンサデバイスは、既に上述したように金属電極
３４と、ソース拡散領域２２と、ドレイン拡散領域２４
とによって形成することができる。Ｔ１の第２部分のＦ
ＥＴコンデンサデバイスは金属電極３４′とソース拡散
領域２２′とドレイン拡散領域２４′とによって形成す
ることができる。Ｔ１の第３部分のＦＥＴコンデンサデ
バイスは金属電極３４″とソース拡散領域２２″とドレ
イン拡散領域２４″とによって形成することができる。

さらに、Ｔ１の第４部分のＦＥＴコンデンサデバイスは
金属電極３４　”’とソース拡散領域２−２″′とトレ
イン拡散領域２４　”とによって形成することができる
。これらＴ１の各部分のＦＥＴコンデンサデバイスのソ
ース拡散領域及びドレイン拡散領域は、第２図に示すよ
うに、基板２１を介して共通に接続されている。また、
４つの金属電極３４．３４′、３４″、３４　″′も共
通に接続されている。同様に、各部分のＦＥＴコンデン
サデバイスの多結晶シリコンゲート３ｏ、３０′、３０
″、３０　”’もまた共通に接続されている。このよう
にして、ＦＥＴコンデンサデバイスＴ１の静電容量は第
３図に示すように４つの平行なコンデンサの容量を合計
したものとなり、よって第１図のブロック図のＦＥＴコ
ンデンサデバイスＴ１の容量は４倍になる。

こうして得られた基板電圧発生装置は、典型的には集積
回路チップの面積０．０４５ｍｍにつき１５０μＡ以上
の電流を発生する能力をもつ。こ１５− れだけの量の電流であれば、３６０００個の等価ゲート
を備えた８ｍｌ×８１１Ｉｎの大きさのＶＬＳＩチップ
に対し十分な基板電圧を供給することができる。

尚、」二記実施例ではＰ型シリコン基板にＮチャネルＦ
ＥＴデバイスを形成−するようにしているが、電流沈降
トランジスタＴ２とダイオードＤ２の極性を逆転すると
ともに、シリコン基板をＮ型に形成して正の電位に保つ
ことにより、ＦＥＴコンデンサデバイスＴ１をＰチャネ
ルＦＥＴデバイスで構成するようにしてもよい。

［発明の効果］ 以上のように、この発明によれは、基板電圧発生装置の
ＦＥＴコンデンサデバイスを三重構造としたことにより
その静電容量を増大させ、もって基板電圧発生装置の単
位面積あたりの電流供給量を増加させることができる。

また、単位面積あたりの電流供給量の増加と、電流沈降
トランジスタＴ２のソース拡散領域を絶縁リングに兼用
させたこととにより、チップ上に１６− 占める基板電圧発生装置の面積を低減することができる
。

【図面の簡単な説明】

第１図は基板電圧発生装置の概要を示すブロック図、第
２図は第３図の線２−２′に沿う拡大部分断面図、第３
図は絶縁リングにとり囲まれた基板電圧発生装置の平面
図、第４図はＦＥＴコンデンサデバイスＴ１の構造を示
す断面図、第５図は基板電圧発生装置の端子Ａ、、Ｂ、
、、Ｃのそれぞれの□出力電圧の波形を示す図である。 ２１・・・・シリコン基板、Ｔ１・・・・ＦＥＴコンデ
ンサデバイス、２２・・・・ＦＥＴコンデンサデバイス
のソース拡散領域、２４・・・・ＦＥＴコンデンサデバ
イスのドレイン拡散領域、３０・・・・多結晶シリコン
（第１のゲート電極）、３２・・・・金属層（第２のゲ
ート電極）、Ｄ３・・・・ダイオード、Ｔ２・・・・電
流沈降用ＦＥＴデバイス、４ｏ・・・・絶縁リングとし
てのはたらきを併せ持つ電流沈降用ＦＥＴデバイスのソ
ース拡散領域、４４・・・・電流沈降用ＦＥＴデバイス
のゲート電極としての多結晶シリコン、４６・・・・電
流沈降用ＦＥＴデバイスのドレイン拡散領域。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　岡　１）　次　生 （外１名） ＦＥＴコンテ゛ンサテ゛１ｖ′イス 第１図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板と、 前記半導体基板上に形成され、ソース拡散領域とドレイ
   ン拡散領域とに共通に第１の端子を接続し、チャネル領
   域にはそのチャネル領域との間で静電容量をもつように
   第１のゲート電極を並置し、さらに該第１のゲート電極
   との間で静電容量をもつように第２のゲート電極を並置
   し、前記第１の端子昏葺第２のゲート電極を接続してな
   るＦＥＴコンデンサデバイスと、 前記第１のゲート電極に周期的な電気信号を供給するた
   めの手段と、 前記半導体基板上にＰＮ接合により形成されたアノード
   とカソードをもち、該アノードとカソードとを前記基板
   と前記第１の端子とに接続してなるダイオードと、 前記半導体基板上に形成され、ソース拡散領域とドレイ
   ン拡散領域の間に形成したチャネル領域上にゲート電極
   を離間配置し、該ゲート電極は前記第１の端子に接続す
   るとともに、該ソース拡散領域とドレイン拡散領域は前
   記ダイオードと極性が等しくなるように前記第１の端子
   とアース端子との間に接続してなる電流沈降用ＦＥＴデ
   バイス、とを備える半導体基板の基板電圧発生装置。
2. （２）前記電流沈降用ＦＥＴデバイスのソース拡散領域
   とドレイン拡散領域のうち一方は、基板上において、前
   記ＦＥＴコンデンサデバイス、ダイオード及び前記電流
   沈降用ＦＥＴデバイスのまわりをとり回み絶縁リングと
   してはたらくように形成されてなる特許請求の範囲第（
   １）項に記載の半導体基板の基板電圧発生装置。