KR20010062184A - 앤티퓨즈 및 그 형성 방법 - Google Patents

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클라우드엘. 버틴
에릭엘. 헤드버그
러셀제이. 호턴
맥스지. 레비
릭엘. 몰러
윌리엄 알. 톤티
웨인엠. 트리클
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포만 제프리 엘
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Abstract

제1 도전형의 반도체 기판 내에 1회 전압 프로그램가능한(one time, voltage programmable logic element) 제1 논리 소자가 제공된다. 이 소자는 기판 표면 아래에 형성된 제2 도전형을 갖는 제1 층과, 기판의 표면 및 제1 층을 관통하여 형성되는 트렌치를 포함한다. 트렌치는 내측 표면과, 트렌치의 내측 표면을 피복하는 유전 물질과, 피복된 트렌치(lined trench)를 채우는 도전성 물질을 포함한다. 제1 논리 소자는, 도전성 물질과 제 1층 사이에 인가되는 선정된 전압 또는 그 이상의 전압이 트렌치 영역 내에 브레이크다운(breakdown)을 유발하도록 구성된다. 1회 전압 프로그래밍가능한 제2 논리 소자가 제공된다. 이 소자는 기판 표면에 형성된 제2 도전형의 제1 층과, 기판 및 제1 층을 관통하여 형성된 트렌치를 포함한다. 트렌치는 내측 표면과, 트렌치의 내측 표면을 피복하는 제1 유전 물질과, 피복된 트렌치를 채우는 제2 유전 물질을 포함한다. 제2 논리 소자는, 제1 층의 일부 위에 형성되며 트렌치를 피복하는 제1 유전 물질과 병합 위치(merge location)에서 접촉하는 유전층과, 유전층 및 채워진 트렌치 양쪽 모두의 일부 위로 연장되는 전극을 더 포함한다. 제2 논리 소자는 전극과 제1 층 사이에 인가되는 선정된 전압 또는 그 이상의 전압이 병합 위치 부근에서 브레이크다운을 유발하도록 구성된다.

Description

앤티퓨즈 및 그 형성 방법{ANTIFUSES AND METHODS FOR FORMING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는, 반도체 앤티퓨즈(antifuse) 및 그 형성 방법에 관한 것이다.
장치 수율을 높히기 위해, DRAM 및 SRAM 메모리와 같은 반도체 집적 회로들은, [예를 들어, 원래의 결함있는 회로가 아니라 용장 회로(redundant circuitry)를 사용함으로써] 하나 이상의 제조 결함 또는 다른 결함이 존재하더라도 동작할 수 있도록 용장 회로를 채택하고 있다. 예를 들어, 종래의 DRAM 및 SRAM 메모리는 종종 레이저 퓨즈 단선 기법(laser fuse blow techniques)을 이용하는데, 이 기법은 하나 이상의 퓨즈를 레이저로 단선시킴으로써 결함 회로를 대체하여 용장 회로를 사용하는 용장 방안(redundant scheme)의 일부이다.
레이저 퓨즈 단선 기법은 장치 수율을 높이긴 하지만 몇가지 문제점을 가지고 있다. 레이저 퓨즈 단선 기법은 웨이퍼 수준에서 수행되어야 하기 때문에 시간과 비용이 많이 든다. 예를 들어, 전형적으로 웨이퍼는 퓨즈 단선을 위해 검사소(test station)를 떠나야 하고, 검사를 위해 다시 검사소로 되돌아와야 한다. DRAM의 경우, 싱글 셀 비트 고장으로 인해 번인 후(post burn-in) 모듈의 수율 손실이 80%에 달할 수 있다. 그러나, 싱글 셀 고장을 용장 회로로 복구할 수는 있지만 모듈에 레이저 퓨즈 단선 기법을 적용할 수는 없다. 따라서, 레이저 퓨즈 단선 기법에도 불구하고 수율은 개선되지 않는다. 따라서, 반도체 집적 회로 내에 용장 회로를 구현하기 위한 개선된 기술이 필요하다.
종래 기술의 문제점을 해결하기 위해, 신규하며 전자적으로 프로그램가능하고 단선되지 않았을 때에는 비교적 높은 저항(예를 들어, 수 메가오옴 이상)을 가지며 단선되었을 때에는 비교적 낮은 저항(예를 들어, 수 킬로오옴 이하)을 갖는 소자 또는 앤티퓨즈가 제공된다. 구체적으로, 본 발명의 한 특징으로, 제1 도전형(예를 들어, p-형)의 반도체 기판 내에 1회 전압 프로그램가능한(one time, voltage programmable logic element) 제1 논리 소자가 제공된다. 이 소자는 기판 표면 아래에 제2 도전형(예를 들어 n-형)을 갖는 제1 층과, 기판의 표면 및 제1 층을 관통하여 형성되는 트렌치를 포함한다. 트렌치는 내측 표면과, 트렌치의 내측 표면을 피복하는 유전 물질과, 피복된 트렌치(lined trench)를 채우는 도전성 물질을 포함한다. 제1 논리 소자는 [예를 들어, 제1 층의 도핑 레벨, 유전 물질의 유형과 두께, 및 도전성 물질(약 1×1019/㎤이상의 도핑 레벨을 갖는 n+ 도핑된 폴리실리콘)의 유형의 선택을 통해], 도전성 물질과 제 1층 사이에 인가되는 선정된 전압 또는 그 이상의 전압이 트렌치 영역 내에 브레이크다운(breakdown)을 유발하도록 구성된다. 브레이크다운 이전에는 제1 논리 소자는 높은 저항(예를 들어, 수 메가오옴 이상)을 가지며, 브레이크다운 이후에는 낮은 저항(예를 들어, 수 킬로오옴 이하)을 가진다.
본 발명의 제2 특징으로, 제1 도전형의 반도체 기판 내에 1회 전압 프로그래밍가능한 제2 논리 소자가 제공된다. 이 소자는 기판 표면에 형성된 제2 도전형의 제1 층과, 기판 및 제1 층을 관통하여 형성된 트렌치를 포함한다. 트렌치는 내측 표면과, 트렌치의 내측 표면을 피복하는 제1 유전 물질과, 피복된 트렌치를 채우는제2 유전 물질을 포함한다. 제2 논리 소자는, 제1 층의 일부 위에 형성되며 트렌치를 피복하는 제1 유전 물질과 병합 위치(merge location)에서 접촉하는 유전층과, 유전층 및 채워진 트렌치 양쪽 모두의 일부 위로 연장되는 전극을 더 포함한다. 제2 논리 소자는 [예를 들어, 제1 층의 도핑 레벨, 제1 유전 물질의 유형과 두께, 제2 유전 물질의 유형, 전극의 유형, 및 유전층(전형적으로 약 100Å의 이하의 두께를 갖는 산화물, 질화산화물 또는 산화-질화-산화물 스택)의 유형 및 두께의 선택을 통해] 전극과 제1 층 사이에 인가되는 선정된 전압 또는 그 이상의 전압이 병합 위치 부근에서 브레이크다운을 유발하도록 구성된다. 브레이크다운 이전에는 제2 논리 소자는 높은 저항(예를 들어, 수 메가오옴이상)을 가지며, 브레이크다운 이후에는 낮은 저항(예를 들어, 수 킬로오옴이하)을 가진다. 제1 및 제2 논리 소자를 형성하기 위한 방법도 역시 제공된다.
제1 및 제2 논리 소자는 전자적으로 프로그래밍가능하기 때문에, 논리 소자들은 용장 회로 방안에 사용하기에 상당히 적합하다. 예를 들어, 논리 소자들은 웨이퍼가 검사소에 머물러 있는 동안 회로 설계의 모듈 수준에서 단선될 수 있다. 따라서, 장치 수율 및 검사 처리량이 상당히 증가한다.
본 발명의 다른 목적들, 측징들, 및 이점들은 양호한 실시예에 대한 이후의 상세한 설명, 첨부된 청구범위, 및 첨부 도면으로부터 더욱 더 명백해질 것이다.
본 발명이 첨부된 도면을 참조하여 기술될 것이다. 도면에서, 유사한 참조번호들은 동일하거나 기능적으로 유사한 구성요소를 가리킨다. 추가적으로, 참조번호의 최좌측 자리수는 참조번호가 가장 먼저 나타나는 도면을 가리킨다.
도 1a는 본 발명의 제1 특징에 따라 구성된 제1 앤티퓨즈 소자의 단면도.
도 1b는 n+ 매립층을 공유하는 도 1a의 복수개의 제1 앤티퓨즈의 단면도.
도 1c는 도 1a의 앤티퓨즈의 대안적 실시예를 나타내는 앤티퓨즈의 단면도.
도 2a는 본 발명의 제2 특징에 따라 구성된 제1 앤티퓨즈 소자의 단면도.
도 2b는 n+ 영역의 전체 넓이 위에서 연장하는 게이트 전극을 이용하는 앤티퓨즈의 상부 정면도.
도 3a는 도 2a의 앤티퓨즈를 이용하는 금속-산화물-반도체(MOS) 계열의 앤티퓨즈의 단면도.
도 3b는 도 3a의 제1 MOS 계열 앤티퓨즈의 상부 정면도
도 3c는 도 3a의 제1 MOS 계열 앤티퓨즈의 첫번째 대안적 실시예를 나타내는 제2 MOS 계열 앤티퓨즈의 단면도.
도 3d는 도 3a의 제1 MOS 계열 앤티퓨즈의 두번째 대안적 실시예를 나타내는 제3 MOS 계열 앤티퓨즈의 단면도.
도 1a는 본 발명의 제1 특징에 따라 구성된 제1 논리 소자 [제1 앤티퓨즈 소자(100)]의 단면도이다. 제1 앤티퓨즈(100)은, (예를 들어, 각각 공지된 기술의 확산 공정과 이온 주입을 통해) n+확산 영역(103)을 갖는 p-기판(102)(예를 들어, p-실리콘 기판)과, p-기판(102)의 표면(106) 아래에 형성된 n+ 매립층(104)를 포함한다. p-기판(102)에 대한 양호한 도핑 레벨은 약 1×1015/㎤-1×1016/㎤이고, n+ 확산 영역(103)에 대한 양호한 도핑 레벨은 약 1×1018/㎤이며, n+ 매립층(104)에 대한 양호한 도핑 레벨은 약 1×1018/㎤-2×1019/㎤이다. 내부 표면(110)을 포함하는 트렌치(108)은 RIE(Reactive Ion Etching)와 같은 건식 에칭을 통해 표면(106)과 n+ 매립층(104)를 관통하여 형성됨으로써 제1 및 제2 매립층 영역(104a, 104b)를 형성한다. 양호하게 제1 및 제2 매립층 영역은 여전히 전기적으로 접속되어 있다. 이하에서 기술되는 바와 같이, n+ 확산 영역(103)은 전형적으로 트렌치(108)이 형성된 이후에 형성된다.
트렌치(108)의 내부 표면(110)은 유전 물질(112)로 피복된다. 예를 들어, 유전 물질(112)는 PECVD에 의해 피착된 실리콘 이산화물, 실리콘 질화물, 질화물-산화물(NO) 스택, 산화물-질화물-산화물(ONO) 스택등을 포함할 수 있다. 양호하게는, 유전 물질(112)는 약 30-80Å의 두께를 갖는 NO 스택을 포함한다. 도 1a에도시된 바와 같이, (이하에서 기술되는 바와 같이) 유전 물질(112)의 두께는 n+ 매립층(104) 부근에서 증가하여 (유전 칼라(112a)를 형성하게 되고) 이 영역에서 유전물질(112)의 브레이크다운을 방지한다. 유전 칼라(112a)의 양호한 두께는 약 250Å이다.
내측 표면(110) 상에 유전 물질(112)를 형성한 후에, 피복된 트렌치(108)은 도전성 물질(114)로 채워지고, 결과 구조물은 (예를 들어, 화학적 기계적 폴리싱을 통해) 평탄화되어 도전성 물질(114)는 피복된 트렌치(108) 내에만 존재하게 된다. 양호하게, 도전성 물질(114)는, 약 1×1019/㎤ 이상의 도핑 레벨로 그 위치에서(in-situ) 도핑되어 피착된 N-형 폴리실리콘을 포함한다. 그러나, 텅스텐과 같은 다른 도전성 물질이 사용될 수도 있다. 도시된 바와 같이, 제1 및 제2 매립층(104a, 104b) 모두에 접속되며 또한 트렌치(108)을 둘러싸는 n+ 영역(115)가 p-기판(102)에 형성된다.
n+ 매립층(104)로의 전기적 접속을 허용하기 위해, 표면(106)으로부터 n+ 매립층(104)로 연장되는 n+ 접속부(116)이 제공된다. n+ 접속부(116)은 이온 주입에 의해 형성될 수 있으며 양호하게는 약 10×1018/㎤의 도핑 레벨을 가진다. n+ 접속부(116)은 제1 및 제2 샐로우 트렌치 격리 영역(STI, 118a, 118b)를 경유해 격리된다. 마찬가지로, 도전성 물질(114)로의 전기적 접속을 허용하기 위해, p-기판(102) 내부에 [예를 들어, 표면 접촉 링(120)과 같은] 표면 접촉 구조가 제공된다. 표면 접촉 링(120)은 표면(106) 아래로 연장하여 유전 물질(112) 및 도전성 물질(114) 양쪽 모두와 접촉한다. 금속 접촉부(122)는 물리적 증착(physical vapor deposition) 또는 다른 공지된 금속 피착 기술에 의해 형성된 구리, 알루미늄, 텅스텐, 및 실리사이드와 같은 소정의 금속을 포함할 수도 있다. 금속 접촉부(122)가 도전성 물질(114)에만 접촉하도록 [예를 들어, p형 기판(102)와 단락되지 않도록] 정렬되면, 표면 접촉 링(120)은 제거될 수도 있다.
p-기판(102)로의 전기적 접속을 허용하기 위해, 기판 접촉부 (p+ 영역(124))가 제공될 수도 있다. p+ 영역(124)는 가드 링 구조(guard ring structure)의 일부일 수도 있고 (원한다면) 제1 앤티퓨즈로부터 떨어져 있는 다른 구조물과 공유될 수도 있으며, 양호하게는 약 5×1019/㎤의 도핑 레벨을 가진다. 금속 접촉부(126 및 128) (예를 들어, 구리, 알루미늄등)는 각각 n+ 접속부(116) 및 p+ 영역(124)를 외부로 접속시키며, 금속 접촉부(122), 금속 접촉부(126), 및 금속 접촉부(128)은 실리콘 이산화물층(130)을 통해 서로 전기적으로 격리된다.
제1 앤티퓨즈(100)의 형성에 필요한 처리 단계는 임의의 순서로 수행될 수 있다. 예를 들어, 제1 앤티퓨즈를 위한 적절한 공정 순서는 다음과 같다:
1. 트렌치(108)을 에칭.
2. (예를 들어, 약 80 나노미터의 ASG로) 비소 도핑된 글래스(ASG)를 트렌치(108)의 형상을 따라(conformally) 트렌치를 코팅하도록 피착.
3. 포토레지스터로 트렌치(108)을 채움.
4. 트렌치(108) 내의 포토레지스터를 약 1.5 마이크론 정도 (예를 들어, n+ 매립층 바로 아래 깊이까지) 제거하여 그 내부에 침강부(recess)를 형성하고, 기판(102)의 상부 표면으로부터 포토레지스터를 제거.
5. (예를 들어, n+ 매립층(104)를 포함하여 상부의 디바이스 영역의 도핑을 방지하기 위해) (예를 들어, 40:1로 희석되고 버퍼링된 불화수소산에서의 습식 에칭을 이용하여) 트렌치(108) 내부 및 기판(102)의 상부 표면으로부터 노출된 ASG를 제거
6. 트렌치(108)로부터 포토레지스터를 제거.
7. 트렌치(108)을 채우는 산화물을 (예를 들어, 공지된 TEOS 공정을 통해) 제거하고 ASG의 드라이브-인(drive-in) 동안에 자동도핑을 방지하도록 기판(102)의 상부 표면을 코팅.
8. (예를 들어, 약 950℃에서 10분간, 1050℃에서 약 30분간, 및 950℃에서 약 10분간) ASG 드라이브-인을 수행하여 n+ 확산 영역(103)을 형성.
9. (예를 들어, 40:1로 희석된 버퍼링된 불화수소산에서의 습식 에칭을 이용하여) 트렌치(108)로부터 피착된 산화물을 제거하고 ASG를 에칭.
10. (예를 들어, 실리콘 질화물을 피착하고 피착된 실리콘 질화물을 800℃-900℃에서 약 10분간의 스팀 산화를 통해 재산화시켜 약 30-80Å 두꼐를 갖는 NO 스택을 형성함으로써) 트렌치(108)을 유전 물질(112)로 피복.
11. 도전성 물질(114)로 트렌치(108)을 대략 n+ 매립층(104)의 높이까지 부분적으로 채움.
12. 트렌치(108)의 채워지지 않은 부분의 측벽 상에 보다 두터운 유전 물질을 형성하고 유전 물질층을 에칭하여 n+ 매립층(104) 부근에 (예를 들어, p-기판(102)의 표면(106)의 1마이크론 아래에) 유전 칼라(112a)를 형성.
13. 트렌치(108)을 도전성 물질(114)로 채우는 것을 종결하고 p-기판(102)를 에칭.
14. STI 영역(118a, 118b)를 형성.
15. 적절한 마스킹과 더불어 p 및 n 주입을 수행하여 n+ 매립층(104), n+ 영역(115), n+ 접속부(116), 표면 접촉링(120) 및 p+ 영역(124)를 생성.
16. 실리콘 이산화물층을 피착하고 패터닝.
17. 금속 접촉부(122), 금속 접촉부(126), 및 금속 접촉부(128)을 형성.
제조 후에, 제1 앤티퓨즈(100)은 비단선(unblown) 또는 프로그램되지 않은(unprogrammed) 상태이다. 구체적으로, 금속 접촉부(126)으로부터, n+ 접속부(116)을 통하고, n+ 매립층(104)를 통하고, n+ 영역(115)를 통하고, 유전 물질(112)를 통하고, 도전성 물질(114)를 통해 금속 접촉부(122)까지 이르는 경로[점선으로 도시된 경로(132)]의 전기 저항은 주로 유전 물질(112)의 두께 및 물질 유형에 따라 다르지만 거의 수 메가오옴이상이다. 그 후, 제1 앤티퓨즈(100)을 단선 또는 프로그램하기 위해, [예를 들어, p-기판(102)와 p-영역(131)을 접지하도록] 금속 접촉부(128 및 129)가 접지되고 유전 물질(112)를 브레이크다운시키기에 충분한 선정된 전압 또는 그 이상의 전압이 금속 접촉부(126) 및 금속 접촉부(122) 사이에 인가된다. 양호하게는, 금속 접촉부(122)는, p-영역(131) 접합으로의 n+ 표면 링 접촉부(120)의 역 브레이크다운(reverse breakdown)을 피하기 위해 접지된다.
유전 칼라(112a)가 유전 물질(112)의 나머지 부분에 비해 더 두텁기 때문에,유전 브레이크다운은 전형적으로 n+ 매립층(104) 아래에 위치한 트렌치부(108) 내에서 발생한다. 일단 유전 브레이크다운이 발생하면, 경로(132)의 전기 저항이, 주로 유전 물질(112)의 두께와 n+ 매립층(104)의 도펀트 농도와 경로(132)의 나머지 부분에 따라 달라지긴 하지만, 수 킬로오옴 이하로 떨어지는 저저항 경로가 유전 물질(112)를 통해 생성된다. 유전 물질(112)는 약 45Å의 두께를 갖는 NO 스택을 포함한다면, 제1 앤티퓨즈(100)을 단선시키는데 필요한 전압은 약 8볼트이상이다. 경로(132)는 전형적인 전류 경로를 나타낼 뿐이며 앤티퓨즈(100)을 통해 다른 경로들이 생성될 수도 있다는 것에 주목해야 한다.
도 1b는 n+ 매립층(104)를 공유하는 복수개의 제1 앤티퓨즈(100)의 단면도이다. 도 1b를 참조하여, 앤티퓨즈(100a 및 100b)는 앞서 기술된 바와 같이 p-기판(102) 내에 형성된다. 각각의 앤티퓨즈(100a, 100b)는, 각각의 앤티퓨즈의 제1 단자[예를 들어, n+ 매립층(104), n+ 접속부(116) 및 금속 접촉부(126)]와 p+ 영역(124)가 다른 앤티퓨즈에 의해 공유된다는 점만 제외하고는, 도 1a의 제1 앤티퓨즈(100)과 유사하다. 이런 식으로, 앤티퓨즈(100a)를 프로그램하기 위해, 금속 접촉부(122a)는 접지되는 한편 금속 접촉부(126)에는 충분히 높은 전압이 인가된다. 그 후에, 또는 그와 동시에, 또는 그 이전에, 앤티퓨즈(100b)를 프로그램하기 위해 금속 접촉부(122b)가 접지될 수도 있다. 제1 앤티퓨즈(100) 어레이는 용이하게 형성될 수 있다.
도 1c는 도 1a의 제1 앤티퓨즈(100)의 대안적인 실시예를 나타내는 앤티퓨즈(100c)의 단면도이다. 앤티퓨즈(100c)는 제1 앤티퓨즈(100)과 유사하다.그러나, 제1 앤티퓨즈(100)과는 달리, 앤티퓨즈(100c)는 [원한다면 금속 접촉부(122)를 이용할 수도 있지만] n+ 영역(115) 또는 금속 접촉부(122)를 이용하지 않는다. 금속 접촉부(122)를 대체하여, 도시된 바와 같이 표면 접촉링(surface contact ring, 120)에 대한 금속 접촉부(134)가 실리콘 이산화물층(130) 내에 형성된다.
또한, 싱글 n+ 접속부(116) 및 싱글 p+ 영역(124)를 이용하지 않고, 앤티퓨즈(100c)는 제1 및 제2 접속부(116a, 116b)와 [그리고, 복수개의 STI 영역(118a-e)와 제1 및 제2 금속 접촉부(126a, 126b)와] 제1 및 제2 p+ 영역(124a, 124b)를 이용한다. 원한다면, 단지 하나의 p+ 영역이 이용될 수도 있으며, 표면 접촉링(120)은 도시된 바와 같이 단순화될 수도 있다.
앤티퓨즈(100c)는 제1 앤티퓨즈(100)과 유사하게 동작한다. 앤티퓨즈(100c)를 프로그램하기 위해, (예를 들어, p-기판(102)와 p-영역(131)을 접지시키기 위해) 제1 및 제2 금속 접촉부(128a, 128b) 및 금속 접촉부(129)가 접지되고 유전 물질(131)을 브레이크다운시키기에 충분한 선정된 전압 또는 그 이상의 전압이 (양호하게는 접지되는) 금속 접촉부(134)와 제1 및 제2 금속 접촉부(126a, 126b)사이에 인가된다. 유전 칼라(112a)가 유전 물질(112)의 나머지 부분에 비해 더 두텁기 때문에, 유전 브레이크다운은 전형적으로 n+ 매립층(104) 아래의 트렌치부(108) 내에서 발생한다. 그리하여 앤티퓨즈(100c)를 통해 전류 경로(138)이 형성된다.
도 2a는 본 발명의 제2 특징에 따라 구성된 제2 논리 소자 [제2 앤티퓨즈(200)]의 단면도이다. 제2 앤티퓨즈(200)은 STI 구조에 기초하며p-기판(202)의 표면(206) 아래에 형성된 n+ 영역(204) (예를 들어, 소스/드레인 확산 영역)을 갖는 p-기판(202)를 포함한다. p-기판(202)의 양호한 도핑 레벨은 약 1×1015-1×1016/㎤이며 n+ 영역(204)의 양호한 도핑 레벨은 5×1019/㎤이다.
내측 표면(210)을 포함하는 STI 트렌치(208)은 표면(206)을 관통하여 형성되고 제1 유전 물질(212)로 피복된다. 제1 유전 물질(212)는 게이트 품질 산화물(gate quality oxide), 질화물, 산화물-질화물 스택등을 포함할 수도 있다. 양호하게는, 제1 유전 물질(212)는 산화물-질화물 스택을 포함한다. 피복된 STI 트렌치(208)은 제2 유전 물질(214)로 채워지고, 결과 구조물은 평탄화되어 피복된 STI 트렌치(208) 내에만 제2 유전 물질이 남게된다. 제2 유전 물질(214)는, 다른 유전 물질도 가능하지만, 양호하게는 (예를 들어, 공지된 TEOS 공정에 의해 형성된) 피착 산화물을 포함한다.
(예를들어, 게이트 품질 산화물, 질화물 또는 산화물-질화물 스택과 같은) 유전층(216)은 제1 유전 물질(212)와 병합 위치(218)에서 접촉하도록 n+ 영역(204)의 일부 위에 형성된다. 유전층(216)은 양호하게는 약 30-80Å의 두께를 갖는 산화물을 포함한다. 제1 전극[예를 들어, 폴리실리콘(220)]은 도시된 바와 같이 유전층(216) 및 채워진 STI 트렌치(208) 양자 모두의 일부 위에 형성된다. n+ 영역(204)로의 전기적 접속을 허용하기 위해, n+ 영역(204)로의 금속 접촉부(222)가 제공되고 절연층(224)(예를 들어, 산화물)를 통해 폴리실리콘 게이트(220)으로부터 전기적으로 절연된다.
제2 앤티퓨즈(200)과 유사한 STI 구조의 제조는 이 분야에서 공지되어 있다. (예를 들어, 디.케니등에 의한 Symp. VLSI Tech Digest 제 14-15면(1992)의 "64Mb DRAM을 위한 매립 플레이트 트렌치 셀"을 참고한다) 이와 같은 STI 구조 내에서, STI 가장자리에 관련된 가파른 가장자리의 결과로서 STI 트렌치 가장자리에서 얇아지는 산화물이 발생한다(더블유. 톤티등에 의한 IEEE Iinternational Reliability Physics Proceedings, pp.24-29(1995)의 매립형 표면-채널 서브-㎛ PFET의 신뢰성에 미치는 샐로우 트렌치의 영향"을 참고한다). 예를 들어, 제2 앤티퓨즈(200)을 제조하기 위해, STI 트렌치(208)이 형성되고 제1 유전 물질(212)로 피복되고, 제2 유전 물질(214)로 채워진후 평탄화된다. 그 다음 유전층(216)이 성장되고 p-기판(202) 위에 스크린 산화물이 피착되어 주입 확산 마스크(implant diffusion mask)로서 역할한다. 그 후, n+ 영역(204)가 불순물 주입되고 에칭에 의해 스크린 산화물이 제거된다. 스크린 산화물의 에칭 동안에 제2 유전 물질(114)의 이방성 에칭 때문에, 전형적으로 약 100-300Å 깊이를 갖는 제2 유전 물질(214) 내에 디봇(divot, 224)가 형성된다. 유전층(216)/n+ 영역(204)의 코너를 피복하는 제1 유전 물질(212)이 이 에칭 공정 동안에 역시 얇아진다. 도시된 바와 같이 후속해서 피착된 폴리실리콘게이트(220)이 디봇(224)를 채운다.
제조 후에, 제2 앤티퓨즈(200)은 비단선 상태 또는 프로그램되지 않은 상태에 있게 되고, 금속 접촉부(222)로부터 n+ 영역(204)를 통하고, 유전층(216)을 통해 폴리실리콘 게이트(220)까지 이르는 경로의 전기 저항은, 유전층(216)과 병합 위치(218)의 부근에 있는 제1 유전 물질의 두께 및 물질 유형에 따라 다르긴 하지만, 대략 수 메가오옴이상이다. 그 후, 제2 앤티퓨즈(200)을 프로그램하기 위해, (도시되지 않은 기판 접촉부를 통해) p-기판(202)가 접지되고, 얇아진 유전층(212)/병합 위치(218) 부근의 제1 유전 물질(212)를 브레이크다운시키기에 충분한 선정된 전압 또는 그 이상의 전압이 (예를 들어, 전형적으로 폴리실리콘 게이트(220)을 접지시킴으로써) 폴리실리콘 게이트(220) 및 금속 접촉부(222) 사이에 인가된다.
유전층(216) 및 병합 위치(218) 부근의 제1 유전 물질(212)가 얇아지기 때문에, 유전 브레이크다운은 전형적으로 병합 위치(218) 부근에서 발생한다. 일단 유전 브레이크다운이 발생하면, [n+ 영역(204)의 상대적 도핑 농도 및 경로(226), 및 병합 위치(218) 부근의 유전 물질의 두께에 따라 다르긴 하지만] 경로(226)의 전기 저항이 수 킬로오옴 이하로 떨어지도록, 유전층(216) 및/또는 병합 위치(218) 부근의 제1 유전 물질(212)를 통하여 저저항 경로가 생성된다.
(예를 들어, 유전 브레이크다운이 원하는 브레이크다운 전압에서 발생하게끔 보장하도록) 유전 브레이크다운이 발생할 수 있는 병합 위치(merge location)의 개수를 증가시키기 위해, 폴리실리콘 게이트(220)에 대해 핑거 구조(finger structure) 또는 다른 유사한 구조가 이용될 수도 있다. 예를 들어, 도 2b는 n+ 영역(204)의 전체폭 영역 위로 연장되는 게이트 전극(220a)를 이용하는 앤티퓨즈(200a)의 상부 정면도이다.
폴리실리콘 게이트(220), 유전층(216) 및 제1 유전 물질(212)가 (예를 들어, 폴리실리콘 게이트(220)의 각각의 가장자리 상의 하나에) 수렴하는 최대 2개의 하이필드 병합 위치(high field merge location, 218)를 갖는 도 2a의 제2 앤티퓨즈(200)과는 달리, 앤티퓨즈(200a)는 (점선으로 도시된 바와 같은) 16개의 하이필드 병합 위치(218a-p)를 가진다. 그리하여 원하는 전압에서의 유전 브레이크다운 가능성이 상당히 증가한다. n+ 영역(204) 대신에 p+ 확산 영역을 사용하면 일함수(work function) 차이로 인해 대략 1볼트정도 앤티퓨즈(200a)의 브레이크다운 전압이 감소된다.
도 3a는 도 2a의 앤티퓨즈를 이용하는 앤티퓨즈(300)에 기초한 제1 금속-산화물-반도체(MOS)의 단면도를 도시하고 있다. 제1 MOS 기반 앤티퓨즈(300)은 그 내부에 형성된 n웰 영역(304)를 갖는 p-형 기판(302)를 포함한다. p-형 소스 영역(306), p-형 드레인 영역(308), 및 n-형 웰 접촉 영역(310)이 n-웰 영역(304) 내에 형성된다. p-형 기판(302)에 대한 양호한 도핑 레벨은 1×1015-1×1016/㎤이고, n-웰 영역(304)의 경우는 약 4×1017-2×1018/㎤이며, p-형 소스 영역(306) 및 p-형 드레인 영역(308)의 경우는 약 5×1019/㎤이고, n-형 웰 접촉 영역(310)의 경우는 약 5×1019/㎤이다. 게이트 유전체(312)는 p-형 소스 영역(306)과 p-형 드레인 영역(308) 사이에서 n-웰 영역(304) 위에 형성된다. 게이트 유전체(312)는 양호하게는 도 2a의 유전층(216)과 동일한 크기를 갖는 산화물, 질화물 또는 산화물/질화물 스택을 포함할 수도 있다. n+ 폴리실리콘 게이트(314)에 대한 양호한 도핑 레벨은 약 5×1019-2×1020/㎤이다. 도 2a의 폴리실리콘 게이트(220)에서와 같이, n+ 폴리실리콘 게이트(314)는 도 3b의 상부에 도시된 바와 같이 STI 트렌치(316) 위에서 터미네이트된다.
제1 MOS-계열의 앤티퓨즈(300)을 프로그램하기 위해, n+ 폴리실리콘 게이트(314)는 접지되고, 얇아진 게이트 유전체(312)/STI 트렌치(316)의 가장자리 부근의 (도시되지 않은) STI 선형 유전체를 브레이크다운시키기에 충분한 선정된 전압 또는 그 이상의 전압이 n-웰 접촉 영역(310)에, p-형 소스 영역(306)에, 그리고 p-형 드레인 영역(308)에 인가된다. 유전체의 얇아짐때문에, 유전체 브레이크다운은, 도 2a를 참조하여 앞서 기술된 바와 같이 게이트 유전체(312)의 병합 위치 부근과 (도시되지 않은) STI 트렌치(316)의 피복물에서 발생한다. 그리하여 n-형 웰 접촉 영역(310)으로부터, n-웰 영역(304)를 통하고, 게이트 유전체(312)/병합 위치를 피복하는 STI 트렌치(316)을 통해 n+ 폴리실리콘 게이트(314)까지의 저저항 경로가 생성된다. p-형 드레인 영역(308) 및 n-형 웰 접촉 영역(310)은 제1 MOS-계열의 앤티퓨즈(300)의 프로그래밍 동안에 pn 접합 브레이크다운을 피하기 위해 동일한 전위에 머물러야 한다.
도 3c는, 도 3a의 제1 MOS-계열의 앤티퓨즈(300)의 제1 대안적 실시예를 나타내는 제2 MOS-계열의 앤티퓨즈(318)의 단면도이다. 제2 MOS-계열 앤티퓨즈(318)은, 소스 영역(306) 및 드레인 영역(308)의 도전형이 (n 웰 도전형과 정합시키기 위해) p-형에서 n-형으로 바뀌었고 n-형 웰 접촉 영역(310)이 제거되었다는 점만 제외하고는, 제1 MOS-계열 앤티퓨즈(300)과 유사하다. 이런 식으로, 단지 소스 영역(306) 및 드레인 영역(308)에 전압을 인가함으로써 n-웰 영역(304)에 고전압을인가하여 n-형 웰 접촉 영역(310)이 필요하지 않게 된다. 그리하여 제2 MOS-계열 앤티퓨즈(318)의 면적이 제1 MOS-계열 앤티퓨즈(300)에 비하여 대단히 감소하고, 웰 상에는 높은 전압이 저장될 수도 있다. 도 3d는 제1 MOS-계열 앤티퓨즈(300)의 두번째 대안적 실시예를 나타내는 제3의 MOS-계열 앤티퓨즈(320)의 단면도이다. 제3 MOS-계열 앤티퓨즈(320)은 n-형 소스 영역(306)을 n-형 드레인 영역(308)에 결합시키는 (양호하게는 약 1×1019/㎤)보다 큰 도핑 레벨을 갖는) n+ 도핑 영역(322)의 추가되었다는 점만 제외하고는 제2 MOS-계열 앤티퓨즈(318)과 동일하다. n+ 영역(322)는 n-웰 영역(304)를 통해 저저항 저항을 생성시켜 제3 MOS-계열 앤티퓨즈(300)의 전체 전기 저항이 제1 MOS-계열 앤티퓨즈(300) 또는 제2 MOS-계열 앤티퓨즈(318)의 전체 전기 저항에 비해 감소된다.
앞서 설명들은 본 발명의 양호한 실시예만을 설명하였지만, 당업자에게는 본 발명의 영역을 벗어나지 않고 상술한 장치 및 방법의 수정이 가능하다는 것은 명백하다. 예를 들어, 본 명세서에서 기술된 앤티퓨즈를 제조하기 위해 어떠한 공지된 반도체 제조 공정도 사용될 수 있다. 그리고, 각각의 앤티퓨즈는 앤티퓨즈 내부의 관련된 도전형의 적절한 변경을 통해 (예를 들어, n-형 영역을 p-형 영역으로 바꾸거나, 그 역으로 바꿈으로써) n-형 기판 내에 형성될 수도 있다. 나아가, [예를 들어, 도 3a-d를 참조하여 기술된 앤티퓨즈(300, 318, 및 320)에 대해] n-웰 기술이 아니라 p-웰 기술이 사용될 수도 있다. 단선된 앤티퓨즈는 수 킬로오옴 이하가 아닌 다른 값일 수도 있다. 예를 들어, 수십 킬로오옴 이하 또는 수백 오옴이하의단선된 퓨즈가 이용될 수도 있다. 단선된 저항값은 적절한 도핑 레벨을 통해 조절할 수 있다. 앤티퓨즈를 단선 및 감지하기 위한 방법은 본 출원과 동일자로 출원된 앞서 인용된 "앤티퓨즈의 단선 및 감지를 위한 장치 및 방법"이라는 발명의 명칭의 미국특허 제______호에 기술되어 있다.
따라서, 본 발명이 양호한 실시예에 따라 기술되었지만, 첨부된 청구범위에 의해 한정되는 바와 같이 다른 실시예들도 본 발명의 정신과 영역에 포함될 수 있다는 것을 이해하여야 한다.
전자적으로 프로그램가능하고 단선되지 않았을 때에는 비교적 높은 저항을 가지며 단선되었을 때에는 비교적 낮은 저항을 갖는 소자 또는 앤티퓨즈가 제공된다. 이 소자들은 용장 회로 방안에 사용하기에 상당히 적합하다. 예를 들어, 논리 소자들은 웨이퍼가 검사소에 머물러 있는 동안 회로 설계의 모듈 수준에서 단선될 수 있다. 따라서, 장치 수율 및 검사 처리량이 상당히 증가한다.

Claims (33)

  1. 제1 도전형의 반도체 기판 내의 1회 전압 프로그래밍가능한 논리 소자(one time, voltage programmable logic element)에 있어서,
    상기 기판의 표면 아래에 형성된 제2 도전형을 갖는 제1 층과,
    상기 기판과 상기 제1 층을 관통하여 형성된 트렌치－상기 트렌치는 내측 표면과, 상기 트렌치의 상기 내측 표면을 피복하는 유전 물질과, 상기 피복된 트렌치를 채우는 도전성 물질을 포함함－를 포함하며,
    상기 논리 소자는, 상기 도전성 물질과 상기 제1 층 사이에 인가되는 선정된 전압 또는 그 이상의 전압이 상기 트렌치 영역 내에 브레이크다운(breakdown)을 유발하도록 구성되는 논리 소자.
  2. 제1항에 있어서, 상기 제1 도전형은 p-형이며 상기 제2 도전형은 n-형인 논리 소자.
  3. 제1항에 있어서, 상기 유전 물질은 ONO 및 NO로 구성된 그룹으로부터 선택된 유전 물질을 포함하는 논리 소자.
  4. 제1항에 있어서, 상기 유전 물질은 약 30 내지 80Å 사이의 전체 두께를 갖는 NO 스택을 포함하는 노리 소자.
  5. 제1항에 있어서, 상기 도전성 물질은 폴리실리콘을 포함하는 논리 소자.
  6. 제5항에 있어서, 상기 도전성 물질은 n-형 폴리실리콘을 포함하는 논리 소자.
  7. 제1항에 있어서, 상기 트렌치로의 전기 접촉을 제공하기 위해 상기 트렌치 내의 상기 도전성 물질에 결합된 표면 접촉 구조(surface contact structure)를 상기 기판 내에 더 포함하는 논리 소자.
  8. 제7항에 있어서, 상기 표면 접촉 구조 및 상기 도전성 물질 양쪽 모두에 결합된 금속 접촉부(metal contact)를 더 포함하는 논리 소자.
  9. 제1항에 있어서, 상기 트렌치 내의 상기 도전성 물질에 직접 결합된 금속 접촉부를 더 포함하는 논리 소자.
  10. 제1항에 있어서, 상기 제1 층과 결합되며 상기 트렌치를 포위하는 제2 도전형의 제2 층을 상기 기판의 상기 표면 아래에서 더 포함하는 논리 소자.
  11. 제1 도전형의 반도체 기판 내에 1회 전압 프로그래밍가능한 논리 소자를 형성하는 방법에 있어서,
    상기 기판의 상기 표면 아래에 제2 도전형의 제1 층을 형성하는 단계와,
    상기 기판과 상기 제1 층을 관통하여 내측 표면을 갖는 트렌치를 형성하는 단계와,
    상기 트렌치의 상기 표면을 유전 물질로 피복하는 단계와,
    상기 피복된 트렌치를 도전성 물질로 채우는 단계를 포함하며,
    상기 논리 소자는, 상기 도전성 물질과 상기 제1 층 사이에 인가되는 선정된 전압 또는 그 이상의 전압이 상기 트렌치 영역 내에서 브레이크다운을 유발하도록 구성되는 논리 소자 형성 방법.
  12. 제11항에 있어서, 상기 기판의 상기 표면 아래에 제1 층을 형성하는 단계는 상기 기판의 상기 표면 아래에 n-형의 제1 도전층을 형성하는 단계를 포함하는 논리 소자 형성 방법.
  13. 제11항에 있어서, 상기 트렌치의 상기 내부 표면을 유전 물질로 피복하는 단계는 상기 트렌치의 상기 내부 표면을 ONO 및 NO로 구성된 그룹으로부터 선택된 유전 물질로 피복하는 단계를 포함하는 논리 소자 형성 방법.
  14. 제11항에 있어서, 상기 피복된 트렌치를 도전성 물질로 채우는 단계는 상기 피복된 트렌치를 폴리실리콘으로 채우는 단계를 포함하는 논리 소자 형성 방법.
  15. 제11항에 있어서, 상기 트렌치로의 전기 접촉을 제공하기 위해 상기 트렌치 내의 상기 도전성 물질에 결합된 표면 접촉 구조(surface contact structure)를 상기 기판 내에 형성하는 단계를 더 포함하는 논리 소자 형성 방법.
  16. 제15항에 있어서, 상기 표면 접촉 구조 및 상기 도전성 물질 양쪽 모두에 결합된 금속 접촉부(metal contact)를 형성하는 단계를 더 포함하는 논리 소자 형성 방법.
  17. 제11항에 있어서, 상기 트렌치 내의 상기 도전성 물질에 직접 결합된 금속 접촉부를 형성하는 단계를 더 포함하는 논리 소자 형성 방법.
  18. 제11항에 있어서, 상기 제1 층과 결합되며 상기 트렌치를 포위하는 제2 도전형의 제2 층을 상기 기판의 상기 표면 아래에 형성하는 단계를 더 포함하는 논리 소자 형성 방법.
  19. 제1 도전형의 반도체 기판 내의 1회 전압 프로그래밍가능한 논리 소자에 있어서,
    상기 기판의 표면에 형성된 제2 도전형의 제1 층과,
    상기 표면과 상기 제1 층을 관통하여 형성된 트렌치－상기 트렌치는 내측 표면과, 상기 트렌치의 상기 내측 표면을 피복하는 제1 유전 물질과, 상기 피복된 트렌치를 채우는 제2 유전 물질을 포함함－와,
    상기 트렌치를 피복하는 상기 제1 유전 물질과 병합 위치에서 접촉하며 상기 제1 층의 일부위에 형성된 유전층과,
    상기 유전층 및 상기 채워진 트렌치 양쪽 모두의 일부 위로 연장되는 전극
    을 포함하며,
    상기 논리 소자는, 상기 전극과 상기 제1 층 사이에 인가되는 선정된 전압 또는 그 이상의 전압이 상기 병합 위치 부근에서 브레이크다운을 유발하도록 구성되는 논리 소자.
  20. 제19항에 있어서, 상기 제1 도전형은 p-형이고 상기 제2 도전형은 n-형인 논리 소자.
  21. 제19항에 있어서, 상기 제1 층은 웰 확산 영역을 포함하는 논리 소자.
  22. 제19항에 있어서, 상기 트렌치는 스택된 트렌치 격리 트렌치(stacked trench isolation trench)를 포함하는 논리 소자.
  23. 제19항에 있어서, 상기 제1 유전 물질은 ONO 및 NO로 구성된 그룹으로부터 선택된 유전 물질을 포함하는 논리 소자.
  24. 제19항에 있어서, 상기 제2 유전 물질은 산화물을 포함하는 논리 소자.
  25. 제19항에 있어서, 상기 유전층은 산화물, 질화물, 및 산화물/질화물 스택으로 구성된 그룹으로부터 선택된 유전층을 포함하는 논리 소자.
  26. 제19항에 있어서, 상기 전극은 폴리실리콘 게이트를 포함하는 논리 소자.
  27. MOSFET 구조에 있어서,
    제19항에 따른 논리 소자와,
    상기 제1 층 내에 형성된 상기 제1 도전형의 소스 확산 영역과,
    상기 제1 층 내에 형성된 상기 제1 도전형의 드레인 확산 영역
    을 포함하는 MOSFET 구조.
  28. 제19항에 따른 논리 소자와,
    상기 전극의 제1측상의 상기 제1 층 내에 형성된 상기 제2 도전형의 제1 확산 영역과,
    상기 전극의 제2측상의 상기 제1 층 내에 형성된 상기 제2 도전형의 제2 확산 영역을 포함하는 구조.
  29. 제28항에 있어서, 상기 제1 층 내에 형성되며 상기 제1 및 제2 확산 영역을 접속시키는 상기 제2 도전형의 제3 확산 영역을 더 포함하는 구조.
  30. 제1 도전형의 반도체 기판 내에 1회 전압 프로그래밍가능한 논리 소자를 형성하는 방법에 있어서,
    상기 기판의 표면에 제2 도전형의 제1 층을 형성하는 단계와,
    상기 표면과 상기 제1 층을 관통하여 형성된 내측 표면을 갖는 트렌치를 형성하는 단계와,
    상기 트렌치의 상기 내측 표면을 제1 유전 물질로 피복하는 단계와,
    상기 피복된 트렌치를 제2 유전 물질로 채우는 단계와,
    상기 제1 층의 일부 위에 유전층을 형성하여 상기 유전층이 상기 트렌치를 피복하는 상기 제1 유전 물질과 병합 위치에서 접촉하도록 하는 단계와,
    상기 유전층과 상기 채워진 트렌치 양쪽 모두의 일부 위로 연장되는 전극을 형성하는 단계를 포함하고,
    상기 논리 소자는, 상기 전극과 상기 제1 층 사이에 인가되는 선정된 전압 또는 그 이상의 전압이 상기 병합 위치 부근에서 브레이크다운을 유발하도록 구성되는 논리 소자 형성 방법.
  31. 제30항에 있어서, 상기 표면 및 상기 제1 층을 관통하는 트렌치를 형성하는 단계는 스택된 트렌치 격리 트렌치를 형성하는 단계를 포함하는 논리 소자 형성 방법.
  32. 제30항에 있어서,
    상기 전극의 제1측상의 상기 제1 층 내에 상기 제2 도전형의 제1 확산 영역을 형성하는 단계와,
    상기 전극의 제2측상의 상기 제1 층 내에 상기 제2 도전형의 제2 확산 영역을 형성하는 단계를 더 포함하는 논리 소자 형성 방법.
  33. 제32항에 있어서, 상기 제1 및 제2 확산 영역을 접속시키도록 상기 제2 도전형의 제3 확산 영역을 상기 제1 층 내에 형성하는 단계를 더 포함하는 논리 소자 형성 방법.
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